原理及应用ppt课件

1,VHDL精华_process 时序逻辑电路 计数器,2,74LS138译码器,architecture Bhv of my38 is begin process(A,En) begin if(EN = 0) THEN y y y y y y y y y y = “XXXXXXXX“; end case; end if; end process; end Bhv;,when others = y = NULL;,when others = y = b“0111_1111“;,3,74LS138译码器-RTL,4,74LS138译码器-RTL,OUT = DATA SEL,5,74LS138译码器-RTL,6,2bit二进制加法计数器,对时钟进行计数 输出：b“00“， b“01“ ，b“10“， b“11“，b“00“ 0,1,2,3,0,7,2bit二进制加法计数器,Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity Count_2b Is Port( clk: In std_logic; q: out std_logic_vector(1 downto 0 ); End;,8,2bit二进制加法计数器,Architecture bhv Of Count_2b Is signal cnt: std_logic_vector(1 downto 0); Begin Process (clk) Begin If (clkEvent And clk = 1) then cnt = cnt + 1; End if; q = cnt; End Process;,16bit加法?,减法?,9,2bit二进制加法计数器,10,2bit二进制加法计数器,二进制计数器输出信号频率和clk频率关系？,Fclk/2,Fclk/4,11,带复位、进位的10进制计数器,CLK,Q,R,CY,Counter,计数输出： 0，1，2，3，4，5，6，7，8，9，0 进位输出：计数0，CY=1 计数/0，CY=0,2N 10 N 3,12,带复位、进位的计数器,BIN Counter,清零,cnt,r,clk,CY,CY,13,带复位、进位的10进制计数器,Architecture bhv Of Count Is signal cnt: std_logic_vector(3 downto 0); Begin Process (clk,r) Begin If (clkEvent And clk = 1) then If ( r = 1 or cnt = 9 ) then cnt = X“0“; else cnt = cnt + 1 ; End if; End if; End Process;,二进制计数器,十进制清零?,14,带复位、进位的10进制计数器,Q = CNT; CY = 1 WHEN (CNT = 0) ELSE 0; END BHV;,进位产生,15,带复位、进位的10进制计数器,16,带复位、进位的10进制计数器,毛刺,17,毛刺,在PLD内部信号通过连线和逻辑单元传输时，有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。 由于上述因素，输入组合逻辑的多路信号并不是同时变化，造成其输出出现一些不正确的尖峰信号-毛刺。由于PLD内部寄生电容电感很小，这些毛刺就被保留并向下一级传递，从而影响到逻辑电路的稳定性。 时钟端口、异步清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错。,18,毛刺现象,毛刺,19,消除毛刺干扰,从根本上避免毛刺的手段避免多位同时变化 1.编码：计数器输出采用特殊编码如格雷码 2.结构：采用约翰逊计数器 消除毛刺影响的手段： 1. 组合逻辑的输出不作时钟信号、也不用作异步清零和置位信号 2. 毛刺在时钟触发沿后短时间存在，因而： a 可用作同步控制信号 b 经DFF采样后再输出可消除毛刺,20,毛刺特点,t1,毛刺,t2,t3,1触发沿后出现， 2存在时间短,21,带复位、使能10进制计数器-消除毛刺,Architecture bhv Of Count Is signal cnt: std_logic_vector(3 downto 0); Begin Q = CNT; Process (clk,CNT) Begin If (clkEvent And clk = 1) then If ( cnt = 9 ) then CY = 1; else CY = 0 ; End if; End if; End Process;,22,带复位、使能10进制计数器-消除毛刺,Clk Port?,CY Port?,Q Port?,23,带复位、使能10进制计数器,Timing Analysis,Summary,Worst-case,24,带复位、使能10进制计数器,Min Clk Period,25,099计数,1,！毛刺,26,带复位、使能10进制计数器,Process (clk,r,En) Begin If (clkEvent And clk = 1) then If ( r = 1 or CNT = 9) then cnt = x“0“; elsIf ( En = 1) then cnt = cnt + 1 ; End if; End if; End Process;,En有效时间 1个时钟周期,27,作业： 同步清零、同步置数十进制计数器74LS162 1. C