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项目名称 XXX芯片调试总结项目名称XXX芯片调试总结文件编号 xxxx版本 1.0修订记录：版本日期修订者修订内容1.02010-6-22安丰军创建此文件1 SP5203数字板&FPGA问题总结1.1 上位机下载FPGA配置bit文件不成功名称上位机下载FPGA配置bit文件不成功硬件版本SP5203 V2.0/SP5161 V2.1/SP5161 V2.1（更换FPGA芯片为XC5VSX50T）硬件板号ALL最终状态Fixed现象描述上位机限制了文件的大小，而V5的bit文件比1400A的大；SP5203数字板上的FPGA由XC5VSX35T更换为XC5VSX50T后，又出现上位机下载bit文件不成功的现象；原因依旧是上位机限制了下载文件的大小；解决方法上位机放开下载文件的大小限制；经验总结1.2 Flash芯片的部分地址不能写和擦除名称Flash芯片的部分地址不能写和擦除硬件版本SP5203 V2.0 硬件板号ALL最终状态Fixed现象描述Flash芯片的E0000-FFFFF地址不能写和擦除，其他地址没有这种问题；经过仔细分析数据手册和试验，确认为物料问题，该部分地址被protection了，但unlock需要12V电源，无法进行；解决方法更换flash芯片，联系供货方；经验总结产品物料要有确定的供货渠道1.3 发射功率控制I路不可控名称发射功率控制I路不可控硬件版本SP5203 V2.0 硬件板号ALL最终状态Fixed现象描述顶层文件中tx data pro的power_comp_reg_i被错误注释掉；因为ISE10.1版本的中文注释会无故乱码；解决方法修改代码，把中文注释用英文注释替换；经验总结ISE不同的版本会对中文注释有不同的处理方式，考虑在编码规范中禁止中文注释；2 SP5161通路板问题总结2.1 SP5161通路板CPLD接口不可控名称SP5161通路板CPLD接口不可控硬件版本SP5203 V2.0/SP5161 V2.1硬件板号ALL最终状态Fixed现象描述SP5161通路板cpld程序依次写入ATT控制数据后，回读的数据都是最后一次写入的数据，而且ATT并没有正确按照控制动作；用比较早版本的cpld程序也此问题，在1400数字板上可正确和cpld进行通信，ATT动作也正确，但相同的代码在V5数字板上无法使用；解决方法cpld在V5 FPGA写操作时没有放开总线，导致总线冲突无法写入，而1400 FPGA可以写入怀疑是两款芯片的IO驱动能力有区别；CPLD按照接口时序定义在V5 FPGA写操作时放开总线；经验总结接口定义严格按照标准2.2 SP5161通路板有33M的干扰名称SP5161通路板有33M的干扰硬件版本SP5203 V2.0/SP5161 V2.5 硬件板号ALL最终状态Fixed现象描述SP5161通路板和SP5203数字板的控制接口33M时钟的影响；解决方法修改设计，无操作时时钟控制线保持0；同时SP5203数字板和SP5161通路板、SP5162时钟板的其他时钟控制线在无操作时也保持0；经验总结2.3 SP5161通路板接收链路存在陷波点名称SP5161通路板接收链路存在陷波点硬件版本SP5161 V2.5 硬件板号ALL最终状态Fixed现象描述通路板RX在2.2G附近存在陷波点，2.3G的功率比2.2G高4.7dbm；解决方法电路设计引起；更换电阻电容值改变；经验总结2.4 小信号功率抖动名称小信号功率抖动硬件版本SP5161 V2.7SP5161 V3.1硬件板号ALL最终状态Open现象描述SP5161通路板发射在100110dbm段功率不稳定，某些频点会有2db的抖动；解决方法SP5162时钟板的OCXO使用了大普、Rakon等多个厂商的，实验发现使用大普的OCXO小信号基本不抖（小信号频率变化0.3db之内），使用Rakon的OCXO就有可能有较大的抖动；当时定位为OXCO信号输出质量引起的问题，但是无论自己测试还是跟厂家交涉，都没有发现明显的问题源；更换OCXO后在SP5161V2.7版本没有再发现该问题；该问题在SP5161 V3.1复现，此时SP5162都是V2.5版本，OXCO都是大普的；反复试验后认为可能和MCX线的连接性有关系，改变外部屏蔽盒的结构增强连接性，并在市场上寻找短的MCX头，但这是不是该问题的原因并不能确认；另一个怀疑方向是通路板本身的辐射干扰。由于在大约10cm的射频路径长度上要求有大约90dB的功率下降，对电源/信号线的耦合度和空间辐射的隔离度都要求不低，需要进一步排查。此问题的排查正在进行中。经验总结3 SP5162时钟板问题总结3.1 本振影响接收精度名称本振影响接收精度硬件版本SP5203 V2.1/SP5162 V2.5 硬件板号ALL最终状态Fixed现象描述在400M的时候，接收参考电平设置为25dbm，信号源输入25dbm时，有可能有三个接收值（-0.18/0.85/1.85）；怀疑是由于本振锁定时间不够，将本振锁定时间延长500us，没有改善；104以前的版本为driver设置4350的寄存器，104版本以后为FPGA自行计算4350的寄存器，比对两者的差别，发现在400M时，reg3的值有差别（000404B3 vs 000004B3），更改目前的设置，使400M时REG3寄存器为000404B3，问题没有改善；偶然发现，在不更改TX和RX任何其他设置的情况下，仅仅是更改TX or RX的本振（频率没有改变，就是重新设置一遍），接收信号的功率就会有0.8dbm的跳变，值为0.02dbm和0.80dbm，两种情况下把合路器设置为单发，用功率计和频谱议观察输出信号，功率和频谱都没有变化；两种情况下把合路器设置为单发or INOUT，信号源输入固定功率的信号（输出源设置为0），接收信号功率没有变化；上述测试完成后把合路器重新设置为环回并把信号源设置为DDS，没有改变TX和RX的任何其他设置，接收的功率依旧保持原来的值（0.02dbm和0.8dbm）；上述问题在其他本振频点也存在；解决方法更改接收校准的方案，收发本振错开25M，接收使用20M中频；发射频点接收频点25M，在接收参考电平设置的时候把发射频点改为+25M，发射DDS改为5M，DUC DDS改为0，设置完成后再改为相关寄存器的设置值；收发本振错开25M后，发射本振泄漏会严重影响接收，计算功率的时候需要做一个带宽很窄的滤波器过滤掉不相关的部分，考虑DFT实现公式：X（）x(t)e（-jt），选取2048点计算相关频率的能量，e（-jt）可以考虑用DDC DDS实现经验总结3.2 SP5162时钟板接收本振设置不成功名称SP5162时钟板接收本振设置不成功硬件版本SP5203 V2.1/SP5162 V2.5硬件板号ALL最终状态Fixed现象描述在下载FPGA程序后发射链路可以稳定锁定，而接收链路2.2GHz以上一直处于失锁状态。解决方法因为同样的控制线，发射本振可以设置成功，所以怀疑是驱动电流问题or信号串绕问题；分别把驱动电流加大和减小进行了测试。测试结果是SLOW/6MA长线能成功，SLOW/12MA长线有可能成功也有可能不成功，SLOW/24MA长线不成功。而且不成功的情况是2201M以上，考虑到40PIN排线中CLK和DATA并排走了至少15cm，再加上数字板和SYN的走线长度，走线长度应该在30cm左右，最后初步认为这种情况是信号之间的串扰引起的，之所以在2201M以上才会产生问题，这样因为data线在特定码型的数据下才会产生比较大的干扰。后来又使用SLOW/6MA版本+长线做扩大规模测试（至少5块板以上），确认改善情况具有普遍性，因此该问题的最终结论即为信号之间的串扰引起，而只发生在接收链路的原因应该与PCB板卡上控制信号的布线也有一定的关联。为了长短电缆都能使用，最后采用的解决方式是将FPGA相应IO模式设置为SLOW/6MA；经验总结3.3 SP5162时钟板数字电位计不可控名称SP5162时钟板数字电位计不可控硬件版本SP5203 V2.1/SP5162 V2.5硬件板号ALL最终状态Fixed现象描述I2C总线不能控数字电位计，导致OCXO的微调功能失效；测试发现电路中使用了三极管将3.3V电平变换为5V电平，但是三极管的导通时间很长（1.8us）截止时间很短（近乎为0），这样166K时钟的占空比变为20%（1.2:4.8），I2C总线要求的start/stop时序都不能满足（跳变沿必须在时