实验二中规模组合逻辑电路的设计.docx

实验二 中规模组合逻辑电路的设计 一、实验目的1、 学习译码器与数据选择去的分析方法与设计方法；2、 学习用集成逻辑门安装、调试逻辑电路，并测试其逻辑功能；3、 学习数字电子线路故障检测的一般方法。二、实验器材1、 74LS138 三线八线译码器 2片2、 74LS153 双四选一数据选择器 2片3、 其它小规模逻辑门 若干4、 数字万用表 1台三、预习要求1、 预习译码器与数据选择器的使用方法2、 根据实验任务要求设计电路，并根据所给的标准器件画出逻辑图。四、实验原理（1）74LS138芯片介绍74LS138是一款三线八线译码器。A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、 为选通控制端。当G11、 时，译码器处于工作状态；当G10、 时，译码器处于禁止状态。 图2-1 74 LS138引脚图与逻辑图表2-1 74LS138真值表输 入输 出G1A2A1A010000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110011111111111111111利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器用2片74LS138扩展成一片四线十六线译码器。 图2-2 74LS138扩展图二进制译码器实际上也是脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图所示。若在G1输入端输入数据信息，地址码所对应的输出是G1数据信息的反码；若从端输入数据信息，令G11、0，地址码所对应的输出就是端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。 图2-3 用74LS138实现脉冲分配器 二进制译码器还能方便地实现逻辑函数，3位二进制译码器给出3变量的全部最小项; 可以利用这些最小项实现各种组合逻辑电路。例如：74LS138设计一个全加器 写出函数的标准与或表达式，并变换为与非-与非形式。 画出用二进制译码器和与非门实现这些函数的接线图。 图2-4 用74LS138实现全加器（2）芯片74LS153介绍 图 2-5 74LS153管脚图 74LS153是集成双4选1数据选择器。选通控制端为低电平有效，即=0时芯片被选中，处于工作状态；=1时芯片被禁止，Y=0。四、实验内容1、测试74LS138的逻辑功能。表2-2输 入输 出G1A2A1A01000010001100101001110100101011011010111012、用74LS138和若干逻辑门设计一个两位二进制数值比较器表2-300000000111111110000111100001111001100110011001101010101010101013、用一片74LS153设计一个全加器，完成下表表2-4A00001111B0011001101010101五、实验报告1、按步骤完成实验，并将数据填入表格。2、思考（1）逻辑图中管脚高有