[工程科技]触发器第5章.ppt

第5章 集成触发器,5.2 基本RS触发器,5.3 同步触发器,5.4 无空翻触发器,5.5 集成触发器的应用,5.1 概述,学习目的与要求,了解基本触发器的电路组成，熟悉基本 的RS触发器、同步触发器、无空翻触发器的工作原理及逻辑功能；理解触发器的记忆作用，掌握各种触发器功能的四种描述方法。,5.1 概述,时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两 大重要分支之一。时序逻辑电路的显著特点是：电路任何 一个时刻的输出状态不仅取决于当时的输入信号，还与电 路原来的状态有关。因此，时序电路必须含有具有记忆功 能的存储器件。,门电路是组合逻辑电路的基本单元，时序逻辑电路的基本单元则是我们本章要重点介绍的触发器。触发器具有记忆功能，可用来保存二进制信息。,触发器是可以记忆1位二值信号的逻辑电路部件。根据 逻辑功能的不同，触发器可以分为RS触发器、JK触发器、 D触发器、T和T触发器。,基本RS触发器是任何结构复杂的触发器必须包含的一个 最基础的组成单元，它可以由两个与非门或两个或非门交 叉连接构成。例如由两个与非门构成的RS触发器：,1. 基本RS触发器的结构组成,Q,门1,门2,正常情况下，两个输出端子应保持互非状态。,一对互非的 输入端子,字母上面 横杠表示 低电平有效,触发器的两个稳定状态：,输出端Q=1时，触发器为1态； 输出端Q=0时，触发器处0态。,5.2 基本RS触发器,2. 基本RS触发器的工作原理,0,1,1,1,1,0,有0出1,全1出0,0,触发器状态由1变为0，翻转功能！,触发器状态不变，保持功能！,2. 基本RS触发器的工作原理,1,0,0,0,1,1,有0出1,全1出0,1,触发器状态由0变为1，翻转功能！,触发器状态不变，保持功能！,2. 基本RS触发器的工作原理,1,1,0,1,0,0,全1出0,有0出1,1,触发器状态不变，保持功能！,触发器状态不变，保持功能！,归纳：当基本RS触发器的两输入端状态相同均为1时，都 处无效状态。输出不会发生改变，继续保持原来的状态。 因此在两个输入端同时为高电平时触发器起保持功能。,1,1,1,全1出0,0,0,有0出1,2. 基本RS触发器的工作原理,0,0,0,1,1,有0出1,触发器的两个互非输出端 出现相同的逻辑混乱情况， 显然这是触发器正常工作条 件下不允许发生的，因此必 须加以防范。,归纳：当基本RS触发器的两输入状态相同均为0时，都处 有效状态，此时互非输出无法正确选择指令而发生逻辑混 乱。我们把两输入同时为0的状态称为禁止态，电路正常工 作时不允许此情况发生。,有0出1,(1) 真值表,功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析中使用。,3. 基本RS触发器逻辑功能的描述,触发器的逻辑功能通常可用真值表、特征方程、状态图 和波形图进行描述。,(2)特征方程,(约束条件),由于基本RS触发器不允许输入同时为低电平，所以加一 约束条件。,(3) 状态图,触发器的“0”态,触发器的“1”态,状态图可直观反映出触发器状态转换条件与状态转换结 果之间的关系，是时序逻辑电路分析中的重要工具之一。,(4)时序波形图,反映触发器输入信号取值和状态之间对应关系的线段图形称为时序波形图。,置0,置1,置1,禁止,保持,置1,置1,不定,在数字电路中，凡根据输入信号R、S情况的不同，具 有置0、置1和保持功能的电路，都称为RS触发器。常用 的集成RS触发器芯片有74LS279和CC4044等。下图为它 们的管脚排列图：,基本RS触发器的 逻辑电路图符号,4. 基本RS触发器的应用,图5.1.4(a)防抖动开关电路图 (b)开关反跳现象及改善后的波形图,(a),基本RS触发器可用于防抖动开关，如图5.1.4(a) 。此时输出可避免反跳现象。其波形如图5.1.4(b)。,能否写出两个或非门构成的基本RS触发器的逻辑功能及约束条件？,你会做吗？,触发器和门电路有何联系和区别？在输出形式上有何不同？,检验学习结果,基本RS触发器通常有几种组成形式？最常用的组成形式是哪一种？,具有时钟脉冲控制端的RS触发器称为同步RS触发器，也 称钟控RS触发器。同步RS触发器的状态变化不仅取决于输入信号的变化，还受时钟脉冲CP的控制。,5.3 同步触发器,1. 同步RS触发器的结构组成,门1和门2构成基本的RS触发器,直接置“0”端,直接置“1”端,门3和门4构成RS引导触发器,R,S,置“0”输入端 高电平有效,置“1”输入端 高电平有效,CP,Q,CP端子称为时钟脉冲控制端。CP=0时无论RS 何态，触发器均保持原态；CP=1时触发器输出状态由R和S状态决定。,一、同步RS触发器,2. 同步RS触发器的工作原理,CP,当时钟脉冲CP=0时的情况：,0,0,1,门3和门4因 CP=0而有0出1,1,1,1,1,0,门1有0出1,1,0,1,门2全1出0,触发器状态不变， 保持功能！,2. 同步RS触发器的工作原理,当时钟脉冲CP=0时的情况：,1,0,门3和门4仍因 CP=0而有0出1,1,1,1,1,门1 全1出0,0,1,0,门2 有0出1,触发器状态不变， 保持功能！,归纳：当同步RS触发器的时钟脉冲控制端状态为低电平“0” 时，无论两输入状态或输出现态如何，触发器均保持原来 的状态不变！换句话说：在CP=0期间钟控RS触发器不能被 触发，因此状态无法改变，为保持功能。,1,2. 同步RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,此时门3有0出1,1,1,1,0,门1 全1出0,0,1,触发器状态不变， 保持功能！,1,0,1,门4 全1出0,1)当输入R=0，S=1时,门2 有0出1,同步RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,0,1,此时门3有0出1,1,1,1,0,门1 全1出0,0,1,门2 有0出1,触发器状态由0翻转为1，置1功能！,归纳：当时钟脉冲控制端状态为高电平“1”时，电路被触 发，输出次态随着两输入状态及输出现态发生改变。此时 只要输入R=0、S=1，无论输出现态如何，钟控RS触发器 均为置1功能。为此把S称为置1端，高电平有效。,1,0,1,门4 全1出0,1)当输入R=0，S=1时,2. 同步RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,此时门4有0出1,1,1,0,1,门2 全1出0,1,0,触发器状态由1改变为0，置0功能！,1,1,0,门3 全1出0,3)当输入R=1，S=0时,门1 有0出1,2. 同步RS触发器的工作原理,时钟脉冲CP=1时的情况：,归纳：当时钟脉冲控制端状态为高电平“1”时，电路被触 发，输出次态随着两输入状态及输出现态发生改变。此时 只要输入R=1、S=0，无论输出现态如何，钟控RS触发器 均为置0功能。为此把R称为置0端，高电平有效。,CP,1,0,1,此时门4有0出1,1,1,0,1,门2 全1出0,1,0,触发器状态不变， 仍为置0功能！,1,1,0,门3 全1出0,4)当输入R=1，S=0时,门1 有0出1,2. 同步RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,此时门4有0出1,1,1,1,1,门2 有0出1,0,1,触发器状态不变， 保持功能！,0,0,0,门3也是 有0出1,1)当输入R=0，S=0时,门1 全1出0,1,同步RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,0,1,此时门4有0出1,1,1,1,1,门2 全1出0,1,0,触发器状态不变， 保持功能！,1,0,0,门3也是 有0出1,2)当输入R=0，S=0时,门1 有0出1,0,归纳：当时钟脉冲控制端状态为“1”时，电路被触发。但 是，当R和S均等于0为无效态时，则无论输出现态如何， 输出次态均不发生改变，此时称触发器为保持功能。,同步RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,此时门4全1出0,1,1,0,0,门2 有0出1,1,1,本该互非的两个输出端状态相同，出现了逻辑混乱，这显然在正常工作中视为禁止态！,1,1,门3也是 全1出0,1)当输入R=1，S=1时,门1也 有0出1,归纳：钟控RS触发器输入状态均为1时，都处有效状态， 此时互非输出无法正确选择指令而发生逻辑混乱。我们把 两输入同时为1的状态称为禁止态。,(1) 功能真值表,3 同步RS触发器逻辑功能的描述,(2)特征方程,SR=0,(约束条件),钟控RS触发器的两个输入端不允许同时为高电平，所以 也要加上一个约束条件。,(3)状态图,触发器的“0”态,触发器的“1”态,Q,在时钟脉冲CP=1期间，,设Qn=0,CP=1期间 引导门打开,置1,置0,状态不变,置1,输出随输入发生多次翻转的现象称为空翻。空翻易造成,触发器的可靠性降低，甚至无法判定触发器工作状态。,(4)时序波形图,置0,状态不变,置0,保持,置1,状态不变,其中,CP=0期间 引导门关闭,同步RS触发器的电路图符号如下图所示：,小圆圈表示 低电平有效,S、R两输入端无小圆圈说明 高电平有效,同步RS触发器的触发方式如何？你能根据电路图说出在CP=0期间触发器为何状态不变的道理吗？,你会做吗？,同步RS触发器两个输入端的有效态和两个与非门构成的基本RS触发器的有效态相同吗？区别在哪里？,检验学习结果,同步RS触发器中的和在电路中起何作用？触发器正常工作时它们应如何处理？,二、同步D触发器,1、电路结构及工作原理,如在RS触发器的输入端增加一个非门，则自动满足约束条件，如图5.2.3(a)。这种触发器称为同步式D触发器，符号图见5.2.3(b)。,0,1,0,1,Qn,D,Qn+1,1,1,0,0,(b),D=1,D=1,D=0,D=0,(a),Qn+1=D,由卡诺图得出D触发器的特性方程为,2、D触发器功能描述,D触发器的次态卡诺图和状态转换图如图：,CP=1时，触发器的状态随输入信号D而改变；CP=0时，触发器状态保持不变,D触发器的状态转换表和工作波形,1、电路结构及工作原理,(a),三、同步JK触发器,（1）JK触发器的状态转换表,2、同步式JK触发器功能描述,（2）JK触发器的次态卡诺图：,（4）状态转换图：,（3）JK触发器的特征方程为：,（5）JK触发器的工作波形：,1、电路结构及工作原理 将同步式JK触发器两个输入端连接到一起，作为一个输入端，标为T，就构成同步式T触发器，图5.2.9 为其结构图及符号图。,四、同步T触发器,T触发器的状态方程为,2、功能描述,=TQn,0,1,0,1,Qn,T,Qn+1,1,1,0,0,(a),T=0,T=1,T=1,T=0,（b）,T触发器的次态卡诺图和状态转换图,同步触发器在CP=1期间，可能发生空翻现象。,CP,S,R,0,0,0,1,1,1,例5.2.1 在图5.2.1所示的同步RS触发器中，若已知CP、R、S的波形如图5.2.11所示，试画出Q端的波形（假设触发器的初始状态为0）。,五、同步触发器的触发方式及存在问题,解 CP=0时，触发器保持原状Q=0；CP=1时，触发器Q的状态随输入信号R和S发生多次变化。,显然，同步触发器只有在时钟脉冲CP=1期间才能触发而使状态发生改变，因此，同步触发器属于电位触发方式。,采用电位触发方式的同步触发器存在“空翻”问题。为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了边沿触发方式的主从型JK触发器和维持阻塞型的D触发器等等。这些触发器由于只在时钟脉冲边沿到来时发生翻转，从而有效地抑制了空翻现象。,5.4 无空翻触发器,边沿触发的主从型JK触发器是目前功能最完善、使用较灵活和通用性较强的一种触发器。,1. 电路组成,图示为主从型JK触发器逻辑电路结构图。其中门1门4构成从触发器，输入通过一个非门和CP控制端相连。,门5门8构成主触发器，从触 发器直接与CP控制端相连。,从触发器Q端与门7的一个输入 相连，Q端和门8的一个输入端 相连，构成两条反馈线。,从触发器,主触发器,一、主从型JK触发器,2. JK触发器的工作原理,CP=1期间：,1,0,1,1,1,1,0,1,0,1,1,0,1,0,从触发器因CP=0被封锁，输 出状态保持不变。,主触发器由于CP=1被触发， 其输出次态Q1n+1随着JK输入端 的变化而改变。,设输出现态Q=0、J=1，K=0,门8 全1出0,1,门6 有0出1,1,1,门5 全1出0,0,主触发器把CP=1时的状 态记忆下来，在CP下跳 沿到来时作为输入状态送 入从触发器中。,门7 有0出1,1,2. JK触发器的工作原理,CP下跳沿到来时：,1,1,1,1,1,1,0,1,1,0,0,1,0,主触发器因CP=0被封锁，输 出状态保持不变。,从触发器由于CP=1被触 发，其输出次态Qn+1随着 输入端的变化而改变。,门2 有0出1,门1 全1出0,1,门3 有0出1,0,显然JK触发器在CP下跳沿 到来时输出状态发生改变， 且此状态一直保持到下一个 时钟脉冲下跳沿的到来。,1,0,0,1,为什么在CP=0期间输出状态不变？,门4 全1出0,2. JK触发器的工作原理,显然边沿触发的主从型JK触发器有效地抑制了“空翻”现 象。在时钟脉冲CP下降沿到来时，其输出、输入端子之间 的对应关系为：,J0，K0时，触发器无论现态如何，次态Qn+1Qn， 保持功能； 当J1，K0时，无论触发器现态如何，次态Qn+11， 置1功能； 当J0，K1时，无论触发器现态如何，次态Qn+10； 置0功能； 当J1，K1时，无论触发器现态如何，次态Qn+1 Qn，翻转功能。 结论：JK不同时，输出次态总是随着J的变化而变化；JK均 为0时，输出保持不变；JK均为1时，输出发生翻转。,3. JK触发器逻辑功能的描述,(1)特征方程,11，10,(2) 状态图,触发器的“0”态,触发器的“1”态,01，11,00 01,00 10,JK触发器 电路图符号,此符号表示 边沿触发,加圈表示 下降沿触发,(3)JK触发器功能真值表,置1,置0,翻转,保持,(4)JK触发器时序波形图,归纳JK触发器的特点： 边沿触发，即CP边沿到来时触发。 具有置0、置1、保持、翻转四种功能，能够有效地抑制 空翻现象。 使用方便灵活，抗干扰能力极强，工作速度很高。,实际应用中大多采用集成JK触发器。常用的集成芯片型 号有下降沿触发的双JK触发器74LS112、上升沿触发的双 JK触发器CC4027和共用置1、清0端的74LS276四JK触发器 等。74LS112双JK触发器每片芯片包含两个具有复位、置位 端的下降沿触发的JK触发器，通常用于缓冲触发器、计数 器和移位寄存器电路中。 下图所示为其管脚排列图：,4. 常用集成JK触发器,芯片型号中含有74表示 TTL集成芯片；含有CC或 CD表示CMOS集成芯片。,5. T触发器和T触发器,把JK触发器的两输入端子J和K连在一起作为一个输入端 子T时，即可构成一个T触发器。当T=1时，即J=K=1，触 发器具有翻转功能；当T=0，即J=K=0，触发器具有保持功 能。显然T触发器只具有保持和翻转两种功能。,(1) T触发器,让T触发器恒输入“1”时，显然只具有了一种功能翻 转，此时T触发器就变成了T触发器。T触发器仅具有翻 转一种功能。,(2) T触发器,归纳：触发器是时序逻辑电路的基本单元。常用的有RS、 JK和D触发器等。同一种功能的触发器，可以用不同的电 路结构形式来实现；反过来，同一种电路结构形式，也可 以构成具有不同功能的各种类型触发器。,主从型JK触发器能够抑制“空翻”现象，具体表现能说出来吗？,你会做吗？,主从型JK触发器的导引电路包括几个逻辑门？在什么情况下触发工作？何种情况下被封锁？属于哪种触发方式？,检验学习结果,主从型JK触发器的基本触发电路包括几个逻辑门？在什么情况下触发工作？何种情况下被封锁？属于哪种触发方式？,二、D触发器,1. 维持阻塞型D触发器的结构组成,图中门1门4构成钟控RS触发器，门5和门6构成输入信号的导引门，D是输入信号端。直接置0和置1端正常工作时保持高电平。,反馈线,反馈线,维持阻塞D触发器利用电路内部反馈来实现边沿触发。,0,1,1,当CP=0时，门3和门4的输出 为1，使钟控RS触发器的状态维 持不变。此时，门6的输出等于 D，门5的输出等于D。,D,0,2. 维持阻塞D触发器的工作原理,当CP上升沿到来时刻，门5、门6的输出进入门3和门4,显然，维持阻塞D触发器的输出随着输入D的变化而变化，且在时钟脉冲上升沿到来时触发。,1,1,1,D,1,D,D,当D=1时,全1出0； 当D=0时，有0出1。,由维持阻塞D触发器的逻辑电路可知，触发器的状态在CP上升沿到来前可以维持原来输入信号D的作用结果，而输入信号的变化在此时被有效地阻塞掉了。,3. D触发器逻辑功能的描述, 特征方程,D=1, 状态图,触发器的“0”态,触发器的“1”态,D=0,D=0,D=1,D触发器 电路图符号,不加圈表示 上升沿触发,维持阻塞型D触发器具有置“1”和置“0”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS74、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图：,D触发器的功能真值表,归纳D触发器的特点： CP上升沿到来时触发，可有效地抑制空翻。 具有置0、置1两种功能，且输出跟随输入的变化。 使用方便灵活，抗干扰能力极强，工作速度很高。,你会做吗？,为什么说D触发器可以有效地抑制“空翻”现象？D触发器的基本结构组成分哪两大部分？,检验学习结果,如何解释维持阻塞D触发器的“维持”和“阻塞”？,5.5 集成触发器的应用,一个触发器可以保存一位二进制数，由多个