14nm节点技术.ppt

14nm 节点技术,点击添加文本,点击添加文本,点击添加文本,点击添加文本,目录 contents,导言,finfet,工艺难题,参考文献,三栅finfet,点击添加文本,点击添加文本,点击添加文本,点击添加文本,导言,选题背景,研究意,国内外相关研究综述,理论基础与文献综述,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm是 ？?,1,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm是 ？?,2,点击添加文本,点击添加文本,点击添加文本,点击添加文本,为什么是14nm?,摩尔定理,1,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-阈值电压漂移,绯红区域为源漏控制耗尽层，该区域的电荷对阈值电压没有贡献，因此相比于图1，栅控耗尽层区域的缩小，相应的电荷减少，而阈值电压也相应的降低 3,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-阈值电压漂移,把短沟道效应抽象成梯形区域，计算电荷变化，进而计算阈值漂移,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-阈值电压漂移,对于理想沟道器件，耗尽区为矩形区域：,对于短沟道效应器件，耗尽区为梯形区域区域：,电荷变化：,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-阈值电压漂移,对耗尽边界进行近似,阈值电压变化为,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-阈值电压漂移,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-阈值电压漂移,通过背栅g2控制源漏耗尽区,4,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-阈值电压漂移,finfet的本质是双栅器件(c),5,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-高场效应,沟道远端碰撞电离,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-高场效应,氧化层充电,衬底电流漂移,点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,源漏距离减小、漏电压使源势垒降低 亚阈电流增加,短沟道效应-源势垒降低(dibl),点击添加文本,点击添加文本,点击添加文本,点击添加文本,14nm的挑战来自？,短沟道效应-耗尽区穿通,点击添加文本,点击添加文本,点击添加文本,点击添加文本,finfet,点击添加文本,点击添加文本,点击添加文本,点击添加文本,缘起,1999 年，加州大学伯克利分校的胡正明（chenming hu）教授等人制作出一款45nm pmos finfet 结构 2002 年，fu-liang yang, haur-ywh chen, fang-cheng chen 等人第一次实现了高性能的 35nm coms finfets 结构 2003 年，t. ludwig, i. aller, v. gemhoefer, j. keinelt, e. nowak 等人第一次将现有的 soi 微处理器设计技术转换到 100nm finfet 技术中 2004 年，杨福良等人研制成功栅长为 5nm 的纳米线 finfet 器件 2006 年，a. kaneko, a. yagishita, k. yahashi, t. kubota 等人实现了高性能的分开掺杂肖特基源漏 cmos finfets 结构 2009 年 9 月，第一次出现了使用三栅晶体管的 22nm srams 2011 年，intel 在其22nm 逻辑技术中引入三栅晶体管, intel core i7-3770之后的 22 纳米的处理器均使用了 finfet 技术 2012 年初，intel 采用自有的第一代 22nm finfet 技术，生产了 ivy bridge中央处理器 2012 年 12 月中旬，三星官方宣布声明中三星表示他们已经成功的试产了14nm finfet 芯片,6 ps: 第一个finfet结构的专利在1980年申请,在1999年被正式命名为finfet,点击添加文本,点击添加文本,点击添加文本,点击添加文本,finfet的结构,7、8,点击添加文本,点击添加文本,点击添加文本,点击添加文本,finfet的结构,bulk finfet,soi finfet,9,点击添加文本,点击添加文本,点击添加文本,点击添加文本,三栅finfet,点击添加文本,点击添加文本,点击添加文本,点击添加文本,三栅finfet,2,点击添加文本,点击添加文本,点击添加文本,点击添加文本,多栅因子,11,点击添加文本,点击添加文本,点击添加文本,点击添加文本,多栅因子,对于多栅器件有：,12,点击添加文本,点击添加文本,点击添加文本,点击添加文本,多鳍因子,10,点击添加文本,点击添加文本,点击添加文本,点击添加文本,ibm和intel的选择,1,点击添加文本,点击添加文本,点击添加文本,点击添加文本,gs电容,案例 g-s电容,10,点击添加文本,点击添加文本,点击添加文本,点击添加文本,工艺困难,点击添加文本,点击添加文本,点击添加文本,点击添加文本,双重或多重曝光，以便正确转印20nm及以下图形； 布局依赖效应 金属互联，最上层和最下层金属，中间的电阻差异可能到50倍以上 电迁移现象出现的概率增加 金属互联的信号延迟,工艺的挑战,8,点击添加文本,点击添加文本,点击添加文本,点击添加文本,参考文献,mark bohr, 14 nm technology announcement , intel logic technology development , august 11, 2014. mike mayberry，enabling breakthroughs in technology, intel corporation, 201106 吴一尘等,短沟道soi中的阈值电压下降问题的研究,modern computer, 200904 mariko takayanagi，cmos scaling toward 14nm generation，toshiba america electronics components，2008 5. 朱范婷，finfet技术，数字技术与应用，201401 6. 史旭佳, pmos finfet关键技术研究, 西安电子科技大学, 201401. 7. rob aitken, the challenges of finfet design, arm. 8. rahul deokar et al, finfet挑戰與解決之道客製、數位與signoff, cadence design systems. 9. t.chiarella et al, migrating from planar to finfet for further cmos scaling: soi or bulk, ieee, 2009.,点击添加文本,点击添加文本,点击添加文本,点击添加文本,参考文献,10. jim warnock, circuit and pd design challenges at the 14nm technology node, ibm systems and technology group, 2013. 11. xie qian et al, nanoscale triple-gate finfet design considerations based on an