组成原理课程设计指令总线及CRC校验-指令系统及总线设计.doc

东北大学秦皇岛分校计算机与通信工程学院计算机组成原理课程设计课题：指令系统及总线设计专业名称计算机科学与技术班级学号2133301学生姓名 耿晓天指导教师 李佳音设计时间2016.1.5-2016.1.11 东北大学秦皇岛分校 课程设计任务书专业：计算机与通信工程学院 学号：2133301 学生姓名：耿晓天设计题目：指令系统及累加器设计一、设计实验条件808实验室硬件：PC机软件：Xilinx ISE ModelSim 编程语言：VHDL二、设计任务及要求1. 8号指令的设计；2. 31号指令的设计；3. 48号指令的设计；4. 52号指令的设计；5. 地址总线与控制总线；6. CRC码生成与校验电路，生成多项式G=1011，数据4位。三、设计报告的内容1. 设计题目与设计任务题目:1、16位模型机设计指令系统及计数器设计指令编号助记符指令类型功能寻址方式8ADD A, #II算术运算指令将立即数II加入累加器A中立即数寻址31MOV A, MM逻辑运算指令将存储器MM 地址的值送到累加器A中 直接寻址48CALL MM逻辑运算指令调用MM地址的子程序直接寻址52RET逻辑运算指令子程序返回间接寻址2. 地址总线与控制总线；3. 3. CRC码生成与校验电路，生成多项式G=1011，数据4位。4. 前言（绪论）1.融会贯通计算机组成原理课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识；2.学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优点；3.培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。5. 设计主体 整机逻辑结构框图:图1芯片引脚：图2 CPU逻辑结构框图：图3 【设计指令系统】1、指令系统设计 指令类型及寻址方式见上表 2、微操作控制信号1、XRD ： 外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。2、EMWR： 程序存储器EM写信号。3、EMRD： 程序存储器EM读信号。4、PCOE： 将程序计数器PC的值送到地址总线ABUS上(MAR)。5、EMEN： 将程序存储器EM与数据总线DBUS接通，由EMWR和EMRD 决定是将DBUS数据EM中，还是从EM读出数据送到DBUS。6、IREN： 将程序存储器EM读出的数据打入指令寄存器IR。7、EINT： 中断返回时清除中断响应和中断请求标志，便于下次中断。8、ELP： PC打入允许，与指令寄存器IR3、IR2位结合，控制程序跳转。9、FSTC：进位置1，CY=110、FCLC：进位置0，CY=011、MAREN：将地址总线ABUS上的地址打入地址寄存器MAR。12、MAROE：将地址寄存器MAR的值送到地址总线ABUS上。13、OUTEN：将数据总线DBUS上数据送到输出端口寄存器OUT里。14、STEN： 将数据总线DBUS上数据存入堆栈寄存器ST中。15、RRD： 读寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。16、RWR： 写寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。17、CN： 决定运算器是否带进位移位，CN=1带进位，CN=0不带进位。18、FEN： 将标志位存入ALU内部的标志寄存器。19、WEN： 将数据总线DBUS的值打入工作寄存器W中。20、AEN： 将数据总线DBUS的值打入累加器A中。21-23:X2 X0 :X2、X1、X0三位组合来译码选择将数据送到DBUS上的寄存器。 24-26:S2 S0 :S2、S1、S0三位组合决定ALU做何种运算。3、 指令执行流程8ADD A, #II将立即数II加入累加器A中000111XX101T5PC-MARPCOE MARENT4EM-DBUS-WPC+1 EMEN EMRD WENT3A+W-ALUALU-DBUS-AX=100,S=000, AEN31MOV A, EM将存储器EM地址中的值送入A中011110XX111T7PC-MARPCOE MARENT6EMWPC + 1EMEN EMRD WENT5W-MARMARENT4EM-WEMEN,WENT3W-DBUS-AAEN48CALL EM调用EM地址的子程序101111XX110T6PC-MARPCOE MARENT5EM-DBUS-WPC+1-PCEMRD EMEN WENT4PC-DBUS-STPCOE,X=011,STENT3W-DBUS-PCELP52RET子程序返回110011 XX011T3STDBUSPCX=011,STEN,X=010,ELP 4、 指令执行流程图 8号指令 ADD A，#II 8号指令 ADD A，#IIPCOE MARENT5 PCMAREMEN EMRD WEN T4EMDBUS-WPC+1PCA+WALUALU-DBUS-A X=100,S=000,AEN T431号指令 MOV A，EM PCOE, MAREN T7 PCMAREMEN EMRD WEN T6EMWPC+1PCWMARMAREN T5EMW EMEN WEN T4 AEN T3W-DBUS-A48号指令 CALL EMPCOE, MARENT7 PCMAREMEN EMRD WEN T6EMDBUS-WPC+1PC PC-DBUS-STPCOE,X=011,STEN T5W-DBUS-A ELP T452号指令 RETX=011,STEN,X=010,ELPT3 ST-DBUS-PC5组合逻辑控制器设计：假设该模型机采用组合逻辑控制器，根据指令执行流程，划分机器周期及节拍，安排操作时序表，写出每个控制信号的逻辑表达式。控制信号 M0 M1 T2 T1 T0 T7 T6 T5 T4 T3XRDEMWREMRD ALL31488PCOE ALL3148848EMEN ALL31488,31IREN ALLEINTELP48,52FSTCFCLCMAREN ALL31488，,31MAROEOUTERSTEN4852RRDRWRCNFENWEN ALL31488,31AEN8,31WARENX2X0488,52S2S08,52说明： 依据指令执行流程，此处3条指令都被划分成两个指令周期，其中第一个周期中有3个节拍，第二个周期中有5个节拍。控制信号的逻辑表达式如下：EMRD=M0*T1+INS31*M1*T6+INS48*M1*T5+INS8*M1*T4;PCOE=M0*T2+INS31*M1*T7+INS48*M1*T6+INS8*M1*T5+INS48*M1*T4;EMEN=M0*T1+INS31*M1*T6+INS48*M1*T5+I(NS8+INS31)*M1*T4;IREN=M0*T0;ELP=(INS48+INS52)*M1*T1;MAREN=M0*T2+INS31*M1*T7+INS48*M1*T6+(INS8+INS31)*T5;STEN=INS48*M1*T4+INS52*M1*T5;WEN=M0*T1+INS31*M1*T6+INS48*M1*T5+(INS8+INS31)*M1*T4;AEN=(INS8+INS31)*M1*T3;X2X0=INS48*M1*T4+(INS8+INS52)*M1*T3;S2S0=(INS48+INS52)*M1*T3;6、微程序控制器设计：假设该模型机采用微程序控制器，根据指令执行流程，安排微指令格式，为每条微指令安排微地址及下址，设计微地址修改逻辑。假设微指令采用水平格式，操作控制字段采用直接表示法，后继微地址采用断点方式获得，采用T1、T2两级时序系统，T1取微指令，T2执行微指令并在此周期修改微地址形成后继微地址。微指令格式分为三个字段：微指令字段：5位，对应26个微信号。下地址字段：6位，对应64条微指令。转移控制字段：2位，用于控制下地址的形成。 微命令字段(5位)A5A4A3A2A1A0P1P0 图5 8微指令格式【模型及实现(地址总线及指令总线】一指令总线1逻辑电路图2波形图结果分析：CLK为时钟信号，在信号发生改变的时候获取输入数据；ICEN为选择信号，在ICEN为1时，把DBUS的值送给IR；在ICEN为0时把INT_CODE的值送给IR。这里为了表示方便，把DBUS和INT_CODE的值都设置为一个比特位。VHDL描述：entity Choose isPort ( CLK:in std_logic;DBUS : in in std_logic;INT_CODE : in std_logic;ICEN : in STD_LOGIC;IR : out in std_logic);end Choose; architecture Behavioral of Choose is beginprocess(CLK)beginif ICEN=1 thenIR=DBUS;elseIR=INT_CODE;end if;end process;end Behavioral;二地址总线1逻辑电路图2波形图结果分析：EMEN是控制信号，在EMEN为1的时候，将MAR的值送给EM；否则，不做任何操作。VHDL描述：entity Choose isPort ( CLK:in std_logic;MAR : in std_logic;EM : out std_logic;EMEN : in std_logic);end Choose; architecture Behavioral of Choose isbeginprocess(CLK)beginif EMEN=1 thenEM=MAR;end if;end process;end Behavioral;【模型及实现CRC生成与校验】一CRC码生成1数字逻辑电路2波形图结果分析：Clk是时钟信号，din为串行输入端，四位为输入结束，reset为复位信号，在输入数据前需要将余数复位成000，输出的为三位余数。此结果为输入数据1101,生成多项式为1011，余数为001.VHDL描述：entity CRC is port(clk,din,reset: in STD_LOGIC; q: out STD_LOGIC_VECTOR(2 downto 0);end CRC;architecture crc_arch of CRC issignal D: STD_LOGIC_VECTOR(2 downto 0);beginprocess(clk) begin if clkevent and clk=1 then if reset=1 then D = 000; else D(0) = din xor D(2); D(1) = D(0) xor D(2) xor din; D(2) =D(1); end if; end if;end process;q = D;- end crc_arch;二CRC码校验1数字逻辑电路2波形图结果分析：此电路实在上一电的基础上进行的校验，并能输出出错的一位。将CRC码分为两部分输入，信息码和余数。对信息码再次进行求余数运算，得到的结果和输入的余数进行异或，根据异或的结果进行判断，分为七种情况。图中输入的信息是1101,余数是000，输出的结果为111可知是第七位出现错误。VHDl描述：entity CRC is port(clk,din,reset: in STD_LOGIC; cr: in STD_LOGIC_VECTOR(2 downto 0); q: out STD_LOGIC_VECTOR(2 downto 0);end CRC;architecture crc_arch of CRC issignal D: STD_LOGIC_VECTOR(2 downto 0);signal E: STD_LOGIC_VECTOR(2 downto 0);beginprocess(clk) begin if clkevent and clk=1 then if reset=1 then D = 000; - 复位，CRC码置零 else D(0) = din xor D(2); - 异或运算 D(1) = D(0) xor D(2) xor din; D(2) =D(1); end if; end if; E(0)=cr(0) xor D(0); E(1)=cr(1) xor D(1); E(2)=cr(2) xor D(2); - 四位数生成余数与输入余数相与 if E=000 then q=000; end if; if E=001 then q=111; end if; if E=010 then q=110; end if; if E=011 then q=100; end if;if E=100 then q=101;end if; if E=101 then q=001; end if;if E=110 t