《存储系统》PPT课件.ppt

1,第4章 存储系统,4.1 存储器的基本原理 4.2 存储器的构成 4.3 8086CPU的存储器扩展,2,RAM：随机访问存储器 SRAM：静态存储器 Static random access memory DRAM：动态存储器 Dynamic random access memory ROM：只读存储器 Read only memory,4.1 存储器的基本原理,3,1. SRAM存储器,T1T4构成双稳态触发器 数据读出时，X、Y译码线为高 数据写入时，I/O数据准备好，然后X、Y译码线为高 特点：速度快、电路复杂,4,SRAM存储器芯片结构,5,10241位结构芯片内部框图,6,SRAM芯片的引脚信号,SRAM芯片的控制信号： ADD 地址信号，在芯片手册中通常表示为A0，A1，A2，。 CS 芯片选择，低电平时表示该芯片被选中。 WE 写允许，低电平表示写操作，高电平表示读操作。 Dout 数据输出信号，在芯片手册中通常表示为D0，D1，D2，。 Din 数据输入信号，也表示为D0，D1，D2，。 OE 数据输出允许信号。,7,SRAM时序,读周期： 地址有效CS有效数据输出CS复位地址撤销 写周期： 地址有效CS有效数据有效CS复位（数据输入）地址撤销,8,A0A12：地址线 D0D7：数据线 WE：写允许信号，低有效 OE：读允许信号，低有效 CE、CS：选片信号 Vcc（28）、GND（14）：,SRAM 6264,9,2. DRAM存储器,动态RAM是以MOS管源极电容是否充有电荷来存储信息的，其基本单元如下图所示。 由于只用一个MOS管，所以功耗很低，存储容量可做得很大。它是由T管和寄生电容Cs组成的。,10,DRAM芯片的引脚信号,DRAM芯片增加的控制信号： RAS* 行地址选通信号 CAS* 列地址选通信号,ADD 地址信号，在芯片手册中通常表示为A0，A1，A2，。 CS 芯片选择，低电平时表示该芯片被选中。 WE 写允许，低电平表示写操作，高电平表示读操作。 Dout 数据输出信号，在芯片手册中通常表示为D0，D1，D2，。 Din 数据输入信号，也表示为D0，D1，D2，。 OE 数据输出允许信号。,11,RAS：行选通信号 CAS：列选通信号 WE：读/写控制，1为读，0为写 Din： 数据输入 Dout：数据输出,12,DRAM时序（一）,读周期： 行地址有效行地址选通列地址有效列地址选通数据输出行选通、列选通及地址撤销,13,DRAM时序（二）,写周期： 行地址有效行地址选通列地址、数据有效列地址选通数据输入行选通、列选通及地址撤销,14,DRAM时序（三）,刷新周期： RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 CAS before RAS：CAS有效RAS有效CAS撤销RAS撤销 hidden：（在访存周期中）RAS撤销RAS有效,15,DRAM时序（四）,刷新周期： RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 hidden：（在访存周期中）RAS撤销RAS有效,16,DRAM时序（五）,刷新周期： RAS only：刷新行地址有效RAS有效刷新行地址和RAS撤销 CAS befor RAS：CAS有效RAS有效CAS撤销RAS撤销 hidden：（在访存周期中）RAS撤销RAS有效,17,EPROM,可擦除可编程只读存储器 顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息 一般使用专门的编程器（烧写器）进行编程 编程后，应该贴上不透光封条 出厂未编程前，每个基本存储单元都是信息1，编程就是将某些单元写入信息0,18,Intel 2764工作方式,19,EEPROM/E2PROM,电可擦除可编程只读存储器 在系统中是电可擦除的,擦写的电压比读入电压要高，通常为12V，擦写速度在毫秒量级,但仍比普通的RAM慢很多 不同厂家的EEPROM时序会有不同,要选择相应的EEPROM才能与芯片配合,20,Flash存储器,有E2PROM技术演化而来，读写速度更快、容量更大、成本更低。 必须以块为单位而非以字节为单位进行信息更新 分为NOR型和NAND型 NOR型：速度快，适合存储程序代码，支持程序直接在Flash存储器中运行 NAND型：容量大，集成度高,21,4.2 存储器的构成,22,位扩展,芯片的地址线数：18 存储器的结构256Kbx32 容量：1MB CPU的有效地址位数：20位字节地址 每个芯片的地址范围相同,23,字扩展,24,存储器芯片引脚数: 18 存储器结构：256kBx8 CPU有效地址线数：21 每个芯片的地址范围不同,25,字位扩展,26,例1 某计算机的主存地址空间中，从地址0000H到3FFFH为ROM存储区域，从4000H到5FFFH为保留地址区域，暂时不用，从6000H到FFFFH为RAM地址区域。RAM的控制信号为CS#和WE#，CPU的地址线为A15A0，数据线为8位的线路D7D0，控制信号有读写控制R/W#和访存请求MREQ#，要求： (1) 画出地址译码方案。 (2) 如果ROM和RAM存储器芯片都采用8K1的芯片，试画出存储器与CPU的连接图。 (3) 如果ROM存储器芯片采用8K8的芯片，RAM存储器芯片采用4K8的芯片，试画出存储器与CPU的连接图。 (4) 如果ROM存储器芯片采用16K8的芯片，RAM存储器芯片采用8K8的芯片，试画出存储器与CPU的连接图。,27,(1) 画出地址译码方案,0000H1FFFH 2000H3FFFH 4000H5FFFH 6000H0FFFFH,28,(2)如果ROM和RAM存储器芯片都采用8K1的芯片，试画出存储器与CPU的连接图。 分析：8KB的存储区域可以用8片存储器芯片构成一组实现。8K1的存储器芯片的地址线需要13条，即A120。,29,(3)如果ROM存储器芯片采用8K8的芯片，RAM存储器芯片采用4K8的芯片，试画出存储器与CPU的连接图。,30,(4)如果ROM存储器芯片采用16K8的芯片，RAM存储器芯片采用8K8的芯片，试画出存储器与CPU的连接图。,31,例2 假定计算机系统需要512字节RAM和512字节ROM容量。使用的RAM芯片是128字8位，ROM芯片为512字8位。RAM芯片有CS及WE控制端，ROM芯片有CS控制端，CPU有地址线A15A0、数据线D7D0、读写控制线R/W等，试确定各存储器芯片的地址区间，指出存储器以及各存储器芯片需要的地址线数量，并画出存储器与CPU的连接图。,解：各存储器芯片的地址区间：,32,存储器的总容量为1KB，需要10条地址线。 RAM芯片需要7条信号线(27=128)，ROM芯片需要9条地址线(29=512)。 存储器与CPU的连接图,33,存储器译码方法,全译码 所有CPU高位地址线均参与对存储单元的译码寻址 低位地址线对芯片内各存储单元的译码寻址 片内译码 高位地址线对存储芯片的译码寻址 片选译码 每个存储单元的地址都是唯一的 不存在地址重复 部分译码 部分高位地址线参与对存储单元的译码寻址 存在地址段内容重叠 每个单元有多个地址,0,M-1,nM,M,34,字选择与字节选择,字选择 以字为单位访问存储器 位数等于存储器的字长 低位地址不需要 字节选择 可以以字节为单位访问存储器 低位地址用于选择字节,35,字节选择的实现,A0 A1,2-4译码器,36,连接部分主要由三个部分组成: 1.地址线 2.数据线 3.控制线 连接中需要考虑的问题: CPU总线的负载能力 CPU的时序和存储器存取速度之间的配合 存储器的地址分配和片选 控制信号的连接,4.3 8086CPU的存储器扩展,37,1 线性选择方式,38,只有存储芯片的片选信号CS有效，才能对该芯片进行操作 连接方式： 将CPU地址总线低13位与存储芯片地址线相连 CS端与某一位高位地址线（A13）相连 1芯片地址：00001FFFH、4000 5FFFH、 2芯片地址：20003FFFH、6000 7FFFH、,39,2 全译码,所有的系统地址线均参与对存储单元的译码寻址 包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码） 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多 常用译码器：74LS139、74LS138、74LS154,40,41,例：1#7#接存储器，试确定寻址范围。,8000H87FFH 8800H8FFFH 9000H97FFH A000HA3FFH A400HA7FFH A800HABFFH AC00HAFFFH,42,片选端译码小结,存储芯片