EDA期末复习完整版.doc

EDA技术与项目训练课程试题库选择题EDA期末复习1.一个项目的输入输出端口是定义在A。A.实体中B.结构体中C.任何位置D.进程体2.描述项目具有逻辑功能的是B。A.实体B.结构体C.配置D.进程3.关键字ARCHITECTURE定义的是A。A.结构体B.进程C.实体D.配置4.MAXPLUSII中编译VHDL源程序时要求C。A.文件名和实体可不同名B.文件名和实体名无关C.文件名和实体名要相同D.不确定5.1987标准的VHDL语言对大小写是D。A.敏感的B.只能用小写C.只能用大写D.不敏感6.关于1987标准的VHDL语言中，标识符描述正确的是A。A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7.关于1987标准的VHDL语言中，标识符描述正确的是B。A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符8.符合1987VHDL标准的标识符是A。A.A_2B.A+2 C.2AD.229.符合1987VHDL标准的标识符是A。A.a_2_3B.a_2 C.2_2_aD.2a10.不符合1987VHDL标准的标识符是C。A.a_1_inB.a_in_2 C.2_aD.asd_111.不符合1987VHDL标准的标识符是D。A.a2b2B.a1b1 C.ad12D.%5012.VHDL语言中变量定义的位置是D。A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置13.VHDL语言中信号定义的位置是D。A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置14.变量是局部量可以写在B。A.实体中B.进程中C.线粒体D.种子体中15.变量和信号的描述正确的是A。A.变量赋值号是:=B.信号赋值号是:=C.变量赋值号是=D.二者没有区别16.变量和信号的描述正确的是B。A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程D.二者没有区别17.关于VHDL数据类型，正确的是D。A.数据类型不同不能进行运算B.数据类型相同才能进行运算C.数据类型相同或相符就可以运算D.运算与数据类型无关18.下面数据中属于实数的是A。A.4.2B.3 C.1D.“11011”19.下面数据中属于位矢量的是D。A.4.2B.3 C.1D.“11011”20.关于VHDL数据类型，正确的是。A.用户不能定义子类型B.用户可以定义子类型C.用户可以定义任何类型的数据D.前面三个答案都是错误的21.可以不必声明而直接引用的数据类型是C。A.STD_LOGIC B.STD_LOGIC_VECTOR C.BIT D.前面三个答案都是错误的22.STD_LOGIG_1164中定义的高阻是字符D。A.XB.x C.zD.Z23.STD_LOGIG_1164中字符H定义的是A。A.弱信号1B.弱信号0 C.没有这个定义D.初始值24.使用STD_LOGIG_1164使用的数据类型时B。A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明25.关于转化函数正确的说法是。A.任何数据类型都可以通过转化函数相互转化B.只有特定类型的数据类型可以转化C.任何数据类型都不能转化D.前面说法都是错误的26.VHDL运算符优先级的说法正确的是C。A.逻辑运算的优先级最高B.关系运算的优先级最高C.逻辑运算的优先级最低D.关系运算的优先级最低27.VHDL运算符优先级的说法正确的是A。A.NOT的优先级最高B.AND和NOT属于同一个优先级C.NOT的优先级最低D.前面的说法都是错误的28.VHDL运算符优先级的说法正确的是D。A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级29.如果a=1,b=0，则逻辑表达式（a AND b）OR（NOT b AND a）的值是B。A.0B.1C.2D.不确定30.关于关系运算符的说法正确的是。A.不能进行关系运算B.关系运算和数据类型无关C.关系运算数据类型要相同D.前面的说法都错误31.转换函数TO_BITVECTOR(A)的功能是。A.将STDLOGIC_VECTOR转换为BIT_VECTOR B.将REAL转换为BIT_VECTORC.将TIME转换为BIT_VECTORD.前面的说法都错误32.VHDL中顺序语句放置位置说法正确的是。A.可以放在进程语句中B.可以放在子程序中C.不能放在任意位置D.前面的说法都正确33.不属于顺序语句的是B。A.IF语句B.LOOP语句C.PROCESS语句D.CASE语句34.正确给变量X赋值的语句是B。A.X=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正确35.EDA的中文含义是A。A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造36.可编程逻辑器件的英文简称是。A.FPGA B.PLA C.PAL D.PLD37.现场可编程门阵列的英文简称是。A.FPGA B.PLA C.PAL D.PLD38.基于下面技术的PLD器件中允许编程次数最多的是。A.FLASHB.EEROM C.SRAMD.PROM39.在EDA中，ISP的中文含义是。A.网络供应商B.在系统编程C.没有特定意义D.使用编程器烧写PLD芯片40.在EDA中，IP的中文含义是。A.网络供应商B.在系统编程C.没有特定意义D.知识产权核41.EPF10K20TC144-4具有多少个管脚A。A.144个B.84个C.15个D.不确定42.EPF10K20TC144-X器件，如果X的值越小表示。A.器件的工作频率越小B.器件的管脚越少C.器件的延时越小D.器件的功耗越小43.如果a=1,b=1，则逻辑表达式（a XOR b）OR（NOT b AND a）的值是A。A.0B.1C.2D.不确定44.执行下列语句后Q的值等于B。SIGNAL E:STD_LOGIC_VECTOR(2 TO 5);SIGNAL Q:STD_LOGIC_VECTOR(9 DOWNTO 2);E1,4=0,OTHERS=1);QE(2),4=E(3),5=1,7=E(5),OTHERS=E(4);A“11011011”B.“00101101”C.“11011001”D.“00101100”45.VHDL文本编辑中编译时出现如下的报错信息Error:VHDL syntax error:signal declaration must have；，but found begin instead.其错误原因是A。A.信号声明缺少分号。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。46.VHDL文本编辑中编译时出现如下的报错信息Error:VHDL syntax error:choice value length must match selector expression value length其错误原因是A。A.表达式宽度不匹配。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。47.MAX+PLUSII的设计文件不能直接保存在B。A硬盘B.根目录C.文件夹D.工程目录48.MAXPLUSII是哪个公司的软件A。A.ALTERAB.ATMEL C.LATTICED.XILINX49.MAXPLUSII不支持的输入方式是D。A.文本输入B.原理图输入C.波形输入D.矢量输入50.MAXPLUSII中原理图的后缀是B。A.DOCB.GDF C.BMPD.JIF51.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。D。A.idata=“00001111”;B.idata=b”0000_1111”;C.idata=X”AB”D.idata=B”21”;52.在VHDL语言中，下列对时钟边沿检测描述中，错误的是D。A.if clkevent and clk=1then B.if falling_edge(clk)thenC.if clkevent and clk=0then D.if clkstable and not clk=1then53.下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。54.在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的。C。A.idata:=32;B.idata=16#A0#;C.idataset project to current fileB.assignpin/location chipC.nodeenter node from SNFD.filecreate default symbol61.在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为D。A.仿真器B.综合器C.适配器D.下载器62.VHDL文本编辑中编译时出现如下的报错信息Error:Cant open VHDL“WORK”其错误原因是B。A.错将设计文件的后缀写成.tdf，而非.vhd。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。63.在VHDL的CASE语句中，条件句中的“=”不是操作符号，它只相当与B作用。A.IFB.THENC.ANDD.OR64.下面哪一条命令是MAXPLUSII软件中引脚锁定的命令C。Afileset project to current fileBnodeenter node from SNFCassignpin/location chipDfilecreate default symbol65.下列关于信号的说法不正确的是C。A.信号相当于器件内部的一个数据暂存节点。B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D.信号在整个结构体内的任何地方都能适用。66.下面哪一个可以用作VHDL中的合法的实体名D。A.ORB.VARIABLEC.SIGNALD.OUT167.VHDL文本编辑中编译时出现如下的报错信息Error:Line1,File e:muxfilemux21.tdf:TDF syntax error其错误原因是A。A.错将设计文件的后缀写成.tdf而非.vhd。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。68.下列关于变量的说法正确的是A。A.变量是一个局部量，它只能在进程和子程序中使用。B.变量的赋值不是立即发生的，它需要有一个延时。C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。D.变量赋值的一般表达式为：目标变量名NULL；语句。C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。70.VHDL中,为目标变量赋值符号是D。A.=:B.=C.=D.:=71.在VHDL中,可以用语句D表示检测clock下降沿。A.clockevent B.clockevent and clock=1C.clock=0D.clockevent and clock=072.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，B事先声明。A.必须B.不必C.其类型要D.其属性要73.在VHDL中，语句”FOR I IN 0 TO 7 LOOP”定义循环次数为A次。A.8B.7C.0D.174.在VHDL中，PROCESS结构内部是由B语句组成的。A.顺序B.顺序和并行C.并行D.任何75.执行MAX+PLUSII的C命令，可以对设计的电路进行仿真。A.Creat Default SymbolB.CompilerC.SimulatorD.Programmer76.在VHDL中，PROCESS本身是C语句。A.顺序B.顺序和并行C.并行D.任何77.下面哪一个是VHDL中的波形编辑文件的后缀名B。A.gdfB.scfC.sysD.tdf78.在元件例化语句中，用D符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。A.=B.:=C.79.在VHDL中，含WAIT语句的进程PROCESS的括弧中B再加敏感信号，否则则是非法的。A.可以B.不能C.必须D.有时可以80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是D。A.综合B.编译C.仿真D.被高层次电路设计调用81.在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为。A.编辑B.编译C.综合D.编程82.VHDL文本编辑中编译时出现如下的报错信息Error:VHDL Design File“mux21”must contain an entity of the same name其错误原因是C。A.错将设计文件的后缀写成.tdf而非.vhd。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。83.执行下列语句后Q的值等于D。SIGNAL E:STD_LOGIC_VECTOR(2 TO 5);SIGNAL Q:STD_LOGIC_VECTOR(9 DOWNTO 2);E0,4=0,OTHERS=1);QE(2),4=E(3),5=1,7=E(5),OTHERS=E(4);A“11011011”B.“00110100”C.“11011001”D.“00101100”84.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关；85.关于VHDL中的数字，请找出以下数字中数值最小的一个：A.2#1111_1110#B.8#276#C.10#170#D.16#E#E186.以下对于进程PROCESS的说法，正确的是：C。A.进程之间可以通过变量进行通信B.进程内部由一组并行语句来描述进程功能C.进程语句本身是并行语句D.一个进程可以同时描述多个时钟信号的同步时序逻辑87.进程中的信号赋值语句，其信号更新是。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.以上都不对。88关于VHDL中的数字，请找出以下数字中最大的一个：。A2#1111_1110#B.8#276#C.0#170#D.6#E#E189VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。A器件外部特性；B器件的内部功能；C器件的综合约束；C 器件外部特性与内部功能。90下列标识符中，B是不合法的标识符。A.State0B.9moonC.Not_Ack_0D.signal91在VHDL中，IF语句中至少应有1个条件句，条件句必须由表达式构成。A.BITB.STD_LOGICC.BOOLEAND.INTEGER92.在VHDL中D不能将信息带出对它定义的当前设计单元。A.信号B.常量C.数据D.变量93.在VHDL中，为定义的信号赋初值，应该使用_D_符号。A.=：B.=C.:=D.=94.在VHDL中，一个设计实体可以拥有一个或多个DA.设计实体B.结构体C.输入D.输出95.执行下列语句后Q的值等于A。SIGNAL E:STD_LOGIC_VECTOR(2 TO 5);SIGNAL Q:STD_LOGIC_VECTOR(9 DOWNTO 2);E1,4=1,OTHERS=0);QE(2),4=E(3),5=1,7=E(5),OTHERS=E(4);A“11011011”B.“00110100”C.“11011001”D.“00101100”96.在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用表示的。A小写字母和数字B.大写字母数字C.大或小写字母和数字D.全部是数字97.执行MAX+PLUSII的A命令，可以为设计电路建立一个元件符号。Acreate default symbolB.simulator C.compilerD.timing analyzer98.在VHDL中，条件信号赋值语句WHEN_ELSE属于语句。A并行和顺序B.顺序C.并行D.不存在的99.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有C种逻辑值。A2B.3C.9D.8100.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为。A设计输入B.设计输出C.设计实体D.设计结构一、填空题(本大题共10小题，每空1分，共20分)1一般把EDA技术的发展分为MOS时代、MOS时代和ASIC三个阶段。2EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。3EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。4时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。5VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。6图形文件设计结束后一定要通过仿真，检查设计文件是否正确。7以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPLD芯片中，完成硬件设计和验证。8MAX+PLUS的文本文件类型是（后缀名）.VHD。9在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。10VHDL源程序的文件名应与实体名相同，否则无法通过编译。二、选择题：(本大题共5小题，每小题3分，共15分)。11在EDA工具中，能完成在目标系统器件上布局布线软件称为（C）A.仿真器B.综合器C.适配器D.下载器12在执行MAX+PLUS的（d）命令，可以精确分析设计电路输入与输出波形间的延时量。A.Create default symbolB.SimulatorC.CompilerD.TimingAnalyzer13VHDL常用的库是（A）A.IEEE B.STD C.WORK D.PACKAGE14下面既是并行语句又是串行语句的是（C）A.变量赋值B.信号赋值C.PROCESS语句D.WHENELSE语句15在VHDL中，用语句（D）表示clock的下降沿。A.clockEVENT B.clockEVENTANDclock=1C.clock=0D.clockEVENT ANDclock=0三、名词解释题:（本大题共3题，每小题3分，共计9分）16EDA:电子设计自动化17VHDL和FPGA:超高速硬件描述语言现场可编程门阵列1.一个项目的输入输出端口是定义在（）1-5 ACDCD 6-10 CCACAA.实体中；.B.结构体中；C.任何位置；D.进程中。2.MAXPLUS2中编译VHDL源程序时要求()A.文件名和实体可以不同名；B.文件名和实体名无关；C.文件名和实体名要相同；D.不确定。3.VHDL语言中变量定义的位置是()A.实体中中任何位置；B.实体中特定位置；C.结构体中任何位置；D.结构体中特定位置。4.可以不必声明而直接引用的数据类型是()A.STD_LOGIC；B.STD_LOGIC_VECTOR；C.BIT；D.ARRAY。5.MAXPLUS2不支持的输入方式是()A文本输入；.B.原理图输入；C.波形输入；D.矢量输入。6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是()A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。7.下面不属于顺序语句的是()A.IF语句；B.LOOP语句；C.PROCESS语句；D.CASE语句。8.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是()A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。9.进程中的信号赋值语句，其信号更新是()A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。10.嵌套使用IF语句，其综合结果可实现：()A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。一、选择题：（20分）1 下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：A_F_B_C_D_E_2 PLD的可编程主要基于A.LUT结构或者B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA基于_A_CPLD基于_B_3 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A.FPGA B.CPLD两类器件：一位热码状态机编码方式适合于_A_器件；顺序编码状态机编码方式适合于_B_器件；4 下列优化方法中那两种是速度优化方法：_B_、_D_A.资源共享B.流水线C.串行化D.关键路径优化单项选择题：5 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关；6 嵌套的IF语句，其综合结果可实现_D_。A.条件相与的逻辑B.条件相或的逻辑C.条件相异或的逻辑D.三态控制电路7 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA.idata=“00001111”;B.idata=b”0000_1111”;C.idata=X”AB”;D.idata10 THENQ10);-置零ELSEQ1=Q1+1;-加1END IF;END IF;END PROCESS;Q=Q1;END bhv;2.下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT(sel:IN STD_LOGIC;A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END bmux;ARCHITECTURE bhv OF bmux ISBEGINy=A when sel=1ELSEB;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE;-1USE IEEE.STD_LOGIC_1164.ALL;-2ENTITY LED7SEG IS-3PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);-4CLK:IN STD_LOGIC;-5LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-6END LED7SEG;-7ARCHITECTURE one OF LED7SEG IS-8SIGNAL TMP:STD_LOGIC;-9BEGIN-10SYNC:PROCESS(CLK,A)-11BEGIN-12IF CLKEVENT AND CLK=1THEN-13TMPLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7S=0000000;四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT(a:IN STD_LOGIC;b:IN STD_LOGIC;c:OUT STD_LOGIC;d:OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc=NOT(a NAND b);d0);ELSIF CLK=1AND CLKEVENT THENIF LOAD=1THENQ1:=DATA;ELSEIF EN=1THENQ1:=Q1+1;END IF;END IF;END IF;Q=Q1;END PROCESS;END ONE;2. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT(E,A:IN STD_LOGIC;Y:INOUT STD_LOGIC;B:OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS(E,A,Y)BEGINIF E=0THENB=Y;Y=Z;ELSEB=Z;Y=A;END IF;END PROCESS;END BEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为1时允许写入数据。试分别回答问题下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示任意）CECSRCK12_8A0工作状态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效AD574工作时序：1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置K12_8为1，A0为02. 试画出control的状态机的状态图类似书上图8-43. 对地址计数器模块进行VHDL描述输入端口：clkinc计数脉冲cntclr计数器清零输出端口：rdaddrRAM读出地址，位宽10位library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity addr_cnt isport(clkinc,cntclr:in std_logic;wraddr:out std_logic_vector(9 downto 0);end addr_cnt;architecture one of addr_cnt issignal tmp:std_logic_vector(9 downto 0);beginprocess(clkinc,cntclr)beginif clkincevent and clkinc=1thenif cntclr=1thentmp0);elsetmp=tmp+1;end if;end if;end process;wraddr=tmp;end one;4. 根据状态图，试对control进行VHDL描述library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control isport(addata:in std_logic_vector(11 downto 0);status,clk:in std_logic;cs,ce,a0,rc,k12_8,clkinc:out std_logic;rddata:out std_logic_vector(11 downto 0);end control;architecture behav of control istype con_st is(s0,s1,s2,s3,s4);signal cst,nst:con_st;signal lock:std_logic;signal reg12:std_logic_vector(11 downto 0);begina0=0;k1