基于单片机的温度检测与控制器的设计外文翻译.docVIP

VTP，所有的检测放大器晶体管（M1，M2，M3和M4）都偏向于饱和模式。M1和M3（M2和M4）的栅源电压几乎是相同的，因为相同的电流流过每一个分支。当变低时，左右位线具有相同的电位，。由于位线电压相同，位线负载（）和电容（）的电流也相等。由于存储单元细胞获取电流），成数量的电流（）在右边流动，以保持位线电压是相等的。因此，目前DL和线之间出现了差异。位线负载电容的传感速度几乎是独立的，因为BL和没有电容放电操作。因此，BL和不需要预充电和均衡操作，从而导致速度和周期时间的损失。图10.39所示电路的开环增益表示为gm(m1)，gm(m2)，gm(m3)和gm(m4)是M1，M2，M3和M4，分别。电流检测放大器的一个缺点是大于电压检测放大器的功耗。“这些放大器通常用于在高速SRAM和高密度比如由于数据线的大负载电容256 MB DRAM（和如图.10.15）。14.4 非易失性存储器如DRAM和SRAM的MOS内存结构的缺点是，在没有电源的情况下导致的数据丢失。为了克服这个问题，各种非易失性和可编程（除掩模ROM）内存已提出。最近，快闪记忆体的基础上浮动门的概念已成为最流行的非易失性存储器，由于其小单元尺寸和更好的功能。因此，我们将详细描述的基本结构和操作掩模ROM和在本节中的快闪记忆体。只读存储器阵列，也可以被看作是一个简单的组合的布尔网络为每个输入组合，即产生一个指定的输出值，每个地址。因此，存储在一个特定的地址位置的二进制信息可实现了从选定行（字线）选定的列（位线），这是等价的存在或缺乏设备在特定的位置。在下面，我们将研究两个不同实现的MOS ROM的阵列。考虑第一个4位 4位元记忆体阵列如图10.40。在这里，每一列包含一个伪nMOS或非门驱动一些行信号，即字线。正如上一节中所述，只有一个字线被激活（选择）在一个时间，提高其电压。如果有源晶体管在一列的交叉油漆和所选行的存在，列电压被拉低，晶体管逻辑低电平。如果没有AC五个晶体管存在的交叉点，列电压拉高pMOS负载设备。因此，一个逻辑“1”位存储作为一个有源晶体管的情况下，而逻辑“0”位存储作为一个活跃的晶体管在交叉点的存在。为了减少静态功耗，如图中的ROM阵列pMOS负载晶体管10.40可以驱动由一个周期性的预充电信号，导致一个动态的ROM。在实际ROM布局，阵列可以初步制造与nMOS晶体管在每一行-列的交叉点。 “1”位，然后通过省略实现漏或源的连接，或相应的nMOS管的栅电极在最后的金属化步骤的晶体管。图10.41显示了4个nMOS晶体管或者ROM阵列，形成两个金属位线的交点和两个聚硅字线。为了节省硅片面积，被安排在每两个相邻的行的晶体管都有一个共同的接地线，也被布线为n型扩散。要存储在一个特定的地址位置，相应的流失扩散的“0”位晶体管必须通过接触金属扩散连接的金属位线。这种联系的遗漏，在另一方面，导致了一个存储“1”位。图10.42显示了较大的ROM阵列除了为pMOS负载的一部分，晶体管连接金属列。在这里，4位 4位ROM阵列如图10.40是实现以上所述的非接触式掩膜编程方法。请注意，实际上只有16个其中的8个nMOS的这种结构制造的晶体管是连接金属扩散接触到的位线。在现实中，金属柱线奠定扩散列的顶部直接减少横向维度的ROM阵列。 停用nMOS晶体管的实现是基于一个不同或非 ROM的布局，提高渠道植入其阈值电压。图10.43显示了一个或非ROM的电路图，其中nMOS晶体管，每两行都有一个共同的的接地连接，和每一个漏扩散接触金属位线是由两个相邻的晶体管共享。在这种情况下，所有nMOS晶体管已经连接到列线（位线），因此，存储在一个特定的位置且省略相应的漏极接触的“1”位是不可能的。相反，nMOS晶体管相应的存储“1”位可以关闭，即，永久关闭，由以上的电平通过在制造过程中的选择性通道植入中提高其阈值电压。其他4位布局 4位位ROM数组的例子（图10.40），这是基于对种植体掩模的编程，如图10.9.4。请注意，在这种情况下，每个阈值电压的植入标志着存储“1”位，且所有其他（非植入）晶体管对应存储“0”位。由于每个在此结构中的扩散与金属接触是由两个相邻的植入掩膜ROM布局的晶体管共享，可以产生一个密度更高的核心，即每个存储位更小的硅片面积相比，非接触式掩膜ROM布局。 下一步，我们将考察一个显著不同的ROM阵列的设计，也就是所谓的与非门ROM（图10.45）。在这里，每个位线由一些驱动行信号耗尽负载与非门组成。在正常操作中，除了被逻辑低电压拉低选定的线，所有字线都维持在逻辑高电压等级。如果在一列，并选定行的交叉点存在一个晶体管，则该晶体管关闭并和该列电压被拉到高负载设备上。另一方面，如果没有晶体管存在（短路）于特殊的交叉点，该列电压会被其他nM0S多输入与非门结构的晶体管拉低。因此，一个逻辑“1”位存储存在一个可以被关闭的晶体管，而存储在交叉点是由短路或通常的晶体管逻辑“0”位组成。在或非ROM的情况下，基于与非的ROM阵列最初可以由在每一行列的交叉点的晶体管连接捏造出来。一个0位会被存储在一个通过降低相应nMOS晶体管门限电压的一个通道植入的交叉点内，使晶体管保持住除了栅极电压（即，使得在交叉点的nMOS晶体管成为一个损耗型设备）。此过程步骤的可用性也是为什么在前面所示的例子中用损耗型nMOS负载晶体管来代替pMOS负载的原因。图10.46显示了一个示例4位4位的种植体掩膜的与非门ROM的阵列布局。在这里，n型扩散的垂直列与水平行的多晶硅以一个固定间隔相交，这导致了一个在每个交叉点的nMOS晶体管。把门限电压植入体的晶体管加工成常亮的损耗设备，从而提供了源源不断的电流路径，而不管栅极电压的水平。由于这种结构在嵌入阵列中时没有任何接触，这远远超过了或非 ROM阵列的紧凑。然而，访问时间通常比或非ROM慢，这是多个串联连接的nMOS晶体管每个列的原因。一个替代的与非ROM 阵列布局方法不是nMOS晶体管放置在“0”位的位置，这就是在PLA（可编程程序逻辑阵列）布局生成的情况下。在这种情况下，缺少的晶体管只是简单地被金属线取代，而不是在该位置上使用一个门限电压植入体。行和列解码器的设计现在我们将注意力转向在数组中选择一个特定内存位置的电路结构的行和列地址译码器，这是基于二进制行和列地址的原理。一个行的解码器是旨在驱动一个或非ROM阵列的必要条件，根据定义，应通过提高其电压至在中选择一条字线。作为一个例子，考虑如图10.47简单的解码一个两位行地址并通过提高其水平选择4个字线的行地址解码器。观察开关电源的削减表达式（11.4）（11.5）导出的CMOS逻辑门平均开关功耗显示，我们有几种不同的措施来降低功耗。这些措施包括：（一）减少电源电压VDD，（二）减少在所有节点上的电压摆幅，（三）减少开关的机率（转移因素），（四）减少负载电容。请注意，开关功耗也是一个时钟频率的线性函数，但简单地降低频率将显着减少系统的整体性能。因此，时钟频率的减少将是一个可行的选择，只在可以用其他方式保持贯穿整体系统的情况下。降低电源电压是应用最为广泛的低功耗设计的措施之一。虽然这种削减通常是非常有效的，但必须解决几个重要问题以使系统性能不被瘫痪。特别的是，我们需要考虑降低电源电压，而这就导致了延迟的增加。此外，为了保持正确的信号传输，低电压的电路或模块的输入和输出信号电平应与外围电路兼容。削减开关活动需要一个信号转换概率的详细分析，并实施各种电路级和系统级措施，如逻辑优化，使用门控时钟信号和脉冲干扰预防。最后，可以通过使用某些电路的设计风格和适当晶体管的尺寸的方法来降低负载电容。在下面的章节将详细研究这些以及其他方法削减开关功耗。短路功率损耗以上研究的开关功耗纯粹是由于电路中的寄生负载电容充电所需的能量，开关电源输入信号的上升和下降时间是独立的。然而，如果一个CMOS反相器（逻辑门）被有限上升和下降时间的输入电压波形驱动，在转换期间nMOS和pMOS这两个晶体管在电路中的发射箱里进行了很短的时间，电源和