组合逻辑电路新.ppt

第 6 章 组合逻辑电路,组合逻辑电路及特点,组合逻辑电路中的竞争冒险,MSI构成的组合逻辑电路的分析与设计,常用组合逻辑电路,组合逻辑电路的分析和设计方法,本章小结,主要内容,本章目标,本章目标,了解全加器、译码器、编码器、数据选择器的vhdl描述； 掌握组合逻辑电路的分析与设计方法； 掌握常用中规模组合逻辑器件的基本结构及扩展应用； 掌握基于QuartusII的图形输入法设计仿真组合逻辑电路。,关键术语：,SSI组合逻辑电路,MSI组合逻辑电路,6.1 特点与功能描述,组合逻辑电路,电路在任一时刻的输出状 态仅取决于该时刻输入信号的 状态，而与电路原有状态无关,一个封装内部的逻辑门个 数小于12个的集成电路,一个封装内部有12100个等 效逻辑门的集成电路。,1.组合逻辑电路示意图,2.组合逻辑电路的特点与描述方法,组合逻辑电路的描述方法：,逻辑表达式、真值表、卡诺图和逻辑图，还可以用硬件描述语言VHDL和Verilog 来描述。,主要要求：,掌握组合逻辑电路分析与设计的基本方法。,熟练掌握逻辑表达式、真值表、卡诺图和逻辑图表示法。,SSI构成的组合逻辑电路 的分析与设计,6.2,6.2.1 组合逻辑电路的基本分析方法,分析思路：,基本步骤：,根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。,例6-1 分析下图所示电路的逻辑功能。,解：,(1)写出输出逻辑函数式,(3)分析逻辑功能,根据同或功能可列出真值表如上表；也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。,通过分析真值表特点来说明功能。,A、B 两个输入变量的状态相同时，输出为 1，否则输出为 0。因此，图示电路为同或电路，实现了两个变量的同或逻辑功能。,0,1,1,初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。,由 Si 表达式可知，当输入有奇数个 1 时，Si = 1，否则 Si = 0。,例 分析下图电路的逻辑功能。,解：,(2)列真值表,(1)写出输出逻辑函数式,由 Ci-1 表达式可画出其卡诺图为：,可列出真值表为,(3)分析逻辑功能,将两个一位二进制数 Ai 、Bi 与低位来的进 位 Ci-1 相加，Si 为本位和，Ci 为向高位产生的 进位。这种功能的电路称为全加器。,6.2.2 SSI构成的组合逻辑电路设计,基本步骤：,分析设计要求并列出真值表求最简输出逻辑式画逻辑图。,首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值 0 ，何时取值1) 。然后分析输出变量和输入变量间的逻辑关系，列出真值表。,根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。,根据简化或变换后的逻辑函数表达式画出逻辑电路图。,下面通过例题学习 如何设计组合逻辑电路,(一)单输出组合逻辑电路设计举例,例 设计一个A、B、C三人表决电路。当表决某个提案时， 多数人同意，则提案通过，但A具有否决权。用与非门实现。,解：,(1)分析设计要求，列出真值表,设 A、B、C 同意提案时取值为 1，不同意时取值为 0；Y 表示表决结果，提案通过则取值为 1，否则取值为 0。可得真值表如右。,(2)化简输出函数,Y=AC+AB,用与非门实现,，并求最简与非式,(3)根据输出逻辑式画逻辑图,(二)多输出组合逻辑电路设计举例,【例6-3】某大楼电梯系统设有3部电梯，为了监测电梯运行情况，需要设计一个电梯运行情况监测电路，规定只要有2部以上电梯运行，则监测电路输出电梯系统正常工作信号，否则输出电梯系统故障信号。试用与非门和或非门分别设计该电梯系统运行情况监测电路。 解：（1）根据题意，输入变量用A,B.C分别表示3部电梯的运行状态，输出变量用F表示监测电路输出信号状态。输入变量用逻辑1表示电梯正在运行，用逻辑0表示电梯停止运行；输出变量用逻辑1表示系统运行正常，用逻辑0表示系统运行故障。由此可列出如下所示真值表。,(4) 画逻辑图,（2）根据真值表写出输出逻辑函数表达式,（3）用卡诺图进行化简。可得简化的逻辑表达式,实现【例6-3】设计的电路可有多个不同的方案。下面介绍两种常用的方案。 方案一：用与非门实现 将简化后表达式变换为与非-与非表达式,方案二：用或非门实现 由卡诺图圈0，化简出最简或与式，进而变换为或非-或非表达式,【例6-4】试分别用逻辑门和VHDL语言设计一个8421码转换成5421码的码组变换电路。 用逻辑门设计 解：(1) 根据题意列出真值表,（2）用卡诺图化筒,由卡诺图化简 (注意无关项的使用)可得如下逻辑函数表达式：,（3）根据逻辑函数表达式画出逻辑图,2用VHDL实现 利用上面已推出的逻辑函数表达式，结构体采用数据流描述。其VHDL程序如下： library ieee; use ieee.std_logic_1164.all; entity xiti309 is port(a,b,c,d:in std_logic; y3,y2,y1,y0:out std_logic); end; architecture xiti309ar of xiti309 is begin y3=a or (b and c) or (b and d); y2=(a and d) or (b and (not c) and (not d); y1=(a and (not d) or (not b) and c) or (c and d); y0=(a and (not d) or (not a) and (not b) and d) or (b and c and (not d); end xiti309ar;,*【例6-5】在只有原变量输入、没有反变量输入条件下，用最少与非门实现下列函数。,解：（1）用卡诺图对函数进行化简，得到最简与或式。,由式画出的逻辑电路如下图所示,（2）对简化式做如下变换:,1. 利用多余项定理,添加多余项（生成项）,原式变为,2. 合并尾部因子,3. 变为与非-与非式,4. 画逻电路辑图,6.3 常用组合逻辑电路,6.3.1 加法器,半加器：只考虑本位两个二进制数相加，而不考虑来自低位进 位数相加的运算电路。 全加器：除考虑本位两个二进制数相加外，还考虑来自低位进 位数相加的运算电路。 串行进位：电路进行二进制加法运算时，各全加器由低位到高 位逐位传递进位信号。 超前进位：电路进行二进制加法运算时，通过快速进位电路几 乎同时产生进位信号。,1.半加器（加法器基本单元）,半加器电路能用与非门实现吗？,用与非门实现的半加器电路为,用VHDL描述一位全加器,library ieee; use ieee.std_logic_1164.all; entity adder is port (ai, bi, ci : in std_logic; si, co : out std_logic); end adder; architecture adder of adder is begin si= ai xor bi xor ci; co=(ai and bi) or (ci and (ai xor bi); end adder;,3. 加法器,实现多位加法运算的电路,其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。,其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。,(1) 串行进位加法器,特点： 电路简单，运算速度较慢,(2) 超前进位加法器 CT74LS283,相加结果读数为 C3S3S2S1S0,4 位二进制加数 B 输入端,4 位二进制加数 A 输入端,低位片进位输入端,本位和输出端,向高位片的进位输出,各进位位表达式,各位和数表达式,283结构示意图,应用实例1,由四位超前进位加法器74LS283和异或门74LS86组成的可控的四位并行二进制加法减法运算电路。,当 的时候， 以反变量形式 输入到并行加法器，进位输入端 ,这样加法器完成 ， 为 的补码，运算结果为 。 当 的时候， 以原变量形式输入到并行加法器，进位输入端 ，运算结果为 。该电路可以对4位有符号或无符号二进制数作加减运算。,主要要求：,理解译码的概念。,掌握二进制译码器 CT74LS138 的逻辑功能和 使用方法。,6.3.2 译码器,理解其他常用译码器的逻辑功能和使用方法。,译码的概念与类型,译码器(即 Decoder),用于检测特定数字状态的组合逻辑电路,译码器的逻辑功能,简单逻辑门译码器,将输入二进制代码的特定信息翻译出来,1简单逻辑门译码器,一个与（或）逻辑门就是最简单的译码器，可用于检测特定的二进制数值。,图（a）所示的译码器在输入为1111时， 输出为高电平。 图（b）所示的译码器在输入为1111时， 输出为低电平。,（a）,（b）,【例6-8】 试分析图6-27所示简单逻辑门译码器。说出每个译码器的输入码及输出有效电平。,译码输出低电平有效,2.二进制译码器,将输入二进制代码译成相应输出信号的电路。,译码输出高电平有效,试设计一个译码器，其输出,和,都是低电平并且地址在3F8H与3FFH之间的时候，,有效可访问,串口。,都是低电平有效。当,或,都是低电平并且地址在3F8H与3FFH之间的时候，,都是低电平并且地址在2F8H与2FFH之间的时候，,或,有效可访问,试设计一个译码器，其输出,都是低电平有效。当,有效的地址范围为:,我们将地址解码为：,【例6-10】 试设计一个2线-4线的二进制代码译码器，其逻辑框图如图所示。,2线-4线译码器真值表,输出逻辑函数式,二进制译码器的逻辑图,( 一 ) 3 线 8 线译码器 CT74LS138 简介,(一) 3 线 8 线译码器 CT74LS138 简介,3 位二进制码输入端,8 个译码输出端 低电平有效。,允许译码器工作,禁止译码,0,0,输出逻辑函数式,二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。,1. 用VHDL语言描述3-8线译码器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder38 is port(inp:in std_logic_vector(2 downto 0); outp:out std_logic_vector(7 downto 0); end entity decoder38; architecture art4 of decoder38 is begin process(inp),begin case inp is when “000“=outpoutpoutpoutpoutpoutpoutpoutpoutp= “xxxxxxxx“; end case; end process; end architecture art4;,【例6-11】用2片2线-4线译码器扩展成3线-8线译码器,( 三 ) 译码器的扩展,低位片,高位片,例如 两片 CT74LS138 组成的 4 线 16 线译码器。,16 个译码输出端,4 位二进制码输入端,低 3 位码从各译码器的码输入端输入。,STA不用，应接有效电平 1 。,作 4 线 16 线译码器使能端，低电平有效。,【例6-12】用2片3线-8线译码器74LS138扩展成4线-16线译码器,CT74LS138 组成的 4 线 16 线译码器工作原理,将 BCD 码的十组代码译成 0 9 十个对应输出信号的电路，又称 4 线 10 线译码器。,3. 二十进制译码器,8421BCD 码输入端，从高位到低位依次为 A3、A2、A1 和 A0 。,10 个译码输出端， 低电平 0 有效。,0,0,0,1,4.七段显示译码器,将输入的 BCD 码译成相应输出信号，以驱动显示器显示出相应数字的电路。,(一) 数码显示译码器的结构和功能示意,(二)数码显示器简介,数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。,1. 七段半导体数码显示器(LED),显示的数字形式,VCC +5 V,串接限流电阻,a g 和 DP 为低电平时才能点亮相应发光段。,a g 和 DP 为高电平 时才能点亮相应发光段。,共阳接法数码显示器需要配用输出低电平有效的译码器。,共阴接法数码显示器需要配用输出高电平有效的译码器。,2. 七段显示译码器,74LS48驱动共阴数码管的接线图,用VHDL语言描述7段显示译码器,library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity led7s is port(din: in std_logic_vector(3 downto 0); led7: out std_logic_vector(6 downto 0); end led7s; architecture behv of led7s is begin process(din) begin case din is,when “0000“ =led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 =“0000000“; -“不显示“ end case; end process; end behv;,6.3.3 编码器,主要要求：,理解编码的概念。,理解常用编码器的类型、逻辑功能和使用方法。,编码器的概念与类型,编码,将具有特定含义的信息编成相应二进制代码的过程。,实现编码功能的电路,1.二进制编码器,【例6-13】试设计一个输入为低电平有效、输出为原码的 3位二进制普通编码器， 用与非门实现。,这8个编码信号是相互排斥的。,当,都为1时，输出,=000，就是,的编码，所以,输入线可以不画出。,2. 二十进制编码器,将 0 9 十个十进制数转换为二进制代码的电路。又称十进制编码器。,原码输出,10 线 4 线编码器,被编信号 高电平有效,为何要使用优先编码器？,3.优先编码器 (即 Priority Encoder),允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。,普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。,二 - 十进制优先编码器 CT74LS147,反码输出,依 次 类 推,用VHDL描述4线-2线优先编码器,library ieee; use ieee.std_logic_1164.all; entity encoder is port( a: in std_logic_vector(3 downto 0); y: out std_logic_vector(1 downto 0); eo: out std_logic); end encoder; architecture encoderp of encoder is begin process(a) begin if a(3)=1 then y=“11“;,eo=1; elsif a(2)=1 then y=“10“; eo=1; elsif a(1)=1 then y=“01“; eo=1; elsif a(0)=1 then y=“00“; eo=1; elsif a=“0000“ then y=“00“; eo=0; end if; end process; end encoderp;,应用实例3,【例6-16】 水箱水位监测显示电路设计 已知一个水箱高10米，为了监测水箱水位的变化情况，试设计一个水箱中水面高度监测显示电路。显示分辨率以整数米（m）为单位。,编码和译码的对应转换真值表,水箱水位监测显示电路原理图,图中 为水箱水位监测探头，其给出的数据作为优先编码器的输入，优先编码器的输出经非门反相后送给七段显示译码器，译码器输出直接驱动数码管显示水位高度。,数据分配器: 根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。,Demultiplexer，简称DMUX,一路输入,多路输出,地址码输入,Y1 = D,D,6.3.4 数据分配器,用VHDL语言描述1分4路数据分配器,library ieee; use ieee.std_logic_1164.all; entity mux4t1 is port ( s1, s2:in std_logic; datain:in std_logic; a, b, c, d:out std_logic); end mux4t1; architecture one of mux4t1 is signal s:std_logic_vector( 1 downto 0 ); signal dataout:std_logic_vector( 3 downto 0 ); begin s = s1 process( s,datain) begin case s is,when “00“ = dataout dataout dataout dataout dataout = “zzzz“; end case; end process; a=dataout(0); b=dataout(1); c=dataout(2); d=dataout(3); end architecture one;,下图是用3线-8线译码器74LS138构成的1路-8路反码或原码输出的数据分配器。图（a）是反码输出的数据分配器，图（b）是原码输出的数据分配器，,图（b）,图（a）,主要要求：,理解数据选择器和数据分配器的作用。,理解常用数据选择器的逻辑功能及其使用。,掌握用数据选择器实现组合逻辑电路的方法。,6.3.5 数据选择器,1.数据选择器,数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.,又称多路选择器(Multiplexer，简称MUX)或多路开关。,多路输入,一路输出,地址码输入,Y=D1,D1,常用 2 选 1、4 选 1、8 选 1和 16 选 1 等数据选择器。,数据选择器的输入信号个数 N 与地址码个数 n 的关系为 N = 2n,【例6-17】 试设计一个4选1的数据选择器，具有使能控制端。当控制信号为1时，数据选择器不工作。当控制信号为0时，数据选择器处于工作状态，用与或门实现。其逻辑功能示意图如图（a）所示。,图（a）,4选1数据选择器的功能表,用VHDL语言描述4选1数据选择器 library ieee; use ieee.std_logic_1164.all; entity mux41 is port (inp: in std_logic_vector(3 downto 0); a,b:in std_logic; y:out std_logic); end entity mux41; architecture art of mux41 is signal sel:std_logic_vector(1 downto 0); Begin,sel=b,双 4 选 1 数据选择器 CC74HC153,两个数据选择器的公共地址输入端。,数据选择器 1 的输出,数据选择器 1 的数据输入、使能输入。,数据选择器 2 的数据输入、使能输入。,数据选择器 2 的输出,使能端低电平有效,数据选择器 2 的逻辑功能同理。,CC74HC153数据选择器输出函数式,CC74HC153的逻辑功能示意图,用74HCl53构成的八选一数据选择器,2.8选1数据选择器,1. 8 选 1 数据选择器 CT74LS151,8 路数据输入端,地址信号输入端,互补输出端,使能端，低电平有效,因为若A2A1A0=000，则,因为若A2A1A0=010，则,Y=D0,Y=D2,CT74LS151 输出函数表达式,= m0D0+ m1D1+m2D2+ m3D3+ m4D4+m5D5+ m6D6+ m7D7,应用实例5,【例6-20】采用时分复用方式在一条线路上传送8路数字信号 所谓时分复用，是一种利用一根传输线传输多路信号的技术，它是通过使被传输信号共享相同长度的时间段来实现的。,电路的发送端和接收端共用了一个时钟信号，这个时钟信号是在发送端生成的。两边的电路共用了一个地接地端。每个电路有着自己的独立的计数器,用于产生三位地址码。,采用时分复用方式的8路数字信号传输系统,主要要求：,理解加法器的逻辑功能及应用。,了解数值比较器的作用。,6.3.6 数值比较器,1.1位数值比较器,Digital Comparator，又称数字比较器。用于比较两个数的大小。,2.多位数值比较器,可利用 1 位数值比较器构成,比较原理：从最高位开始逐步向低位进行比较。,例如 比较 A = A3A2A1A0 和 B = B3B2B1B0 的大小：,若 A3 B3，则 A B；若 A3 B3，则 A B；若 A3 = B3，则需比较次高位。,若次高位 A2 B2，则 A B；若 A2 B2，则 A B；若 A2 = B2，则再去比较更低位。,依次类推，直至最低位比较结束。,图（a）为4位数值比较器74LS85的逻辑能示意图，图中 和 为两组相比较的4位二进制数的输入端 ， 和 为级联输入端， 和 为比较结果输出端。,74LS85的逻辑符号图,74LS85的功能表,应用实例6,【例6-21】两路数字温度监测比较电路,当A 路监测到的温度高于B 路监测到的温度时绿灯亮，当A 路监测到的温度低于 B路监测到的温度时红灯亮，两路监测到的温度相等黄灯亮。,主要要求：,掌握常用MSI组合逻辑电路的设计与分析。,6.4 采用MSI的组合逻辑电路的分析与设计,掌握MSI组合逻辑电路设计的比较法、扩展法和降维图法。,6.4.1中规模集成器件构成的组合电路的设计,基本步骤 (1) 根据题意列真值表； (2) 由真值表写逻辑函数表达式，将要实现的逻辑函数表达式变换成与所用中规模集成器件逻辑函数表达式相似的形式，比较逻辑函数表达式（比较法）；逻辑函数比较可能出现下列几种情况： 若要实现的组合逻辑函数表达式与某种中规模集成器件的逻辑函数表达式形式上完全一致，则可选用该种器件实现设计； 若要实现的组合逻辑函数表达式是某种中规模集成器件的逻辑函数表达式的一部分，则只需对器件多余的输入端作适当处理(接1或接0)即可。 若要实现的组合逻辑函数的变量比某种中规模集成器件的输入变量多，则可通过扩展法或降维的方法来实现设计。 (3) 根据比较结果，画出逻辑电路图。,1用具有n 个地址输入端的中规模集成器件实现 n 变量逻辑函数,（1）用译码器设计组合逻辑电路 由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。 当译码器输出低电平有效时，多选用与非门； 当译码器输出高电平有效时，多选用或门。,由于有 A、B、C 三个变量，故选用 3 线 - 8 线译码器。,解：,(1) 根据逻辑函数选择译码器,例 试用译码器和门电路实现逻辑函数,选用 3 线 - 8 线译码器 74LS138， 并令 A2 = A，A1 = B，A0 = C。,(2) 将函数式变换为标准与 - 或式,(3)根据译码器的输出有效电平确定需用的门电路,(4)画连线图,例 试用译码器实现全加器。,解：,(1)分析设计要求，列出真值表,设被加数为 Ai ，加数为 Bi ，低位进位数为 Ci-1 。输出本位和为 Si ，向高位的进位数为 Ci 。,列出全加器的真值表如下：,(3)选择译码器,选用 3 线 8 线译码器 CT74LS138。并令 A2 = Ai，A1 = Bi，A0 = Ci-1。,(2)根据真值表写函数式,(4)根据译码器的输出有效电平确定需用的门电路,(5)画连线图,【例6-22】 试用3线-8线译码器74LS138和门电路实现下列多输出逻辑函数：,解： 将,化为最小项之和形式, 令,，将,用译码器的输出,表示，因此有, 根据上式式可画出,的逻辑电路图。,（2）用数据选择器实现组合逻辑函数,由于数据选择器在输入数据全部为 1 时，输出为 地址输入变量全体最小项的和。,例如 4 选 1 数据选择器的输出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 当 D0 = D1 = D2 = D3 = 1 时，Y = m0 + m1+ m2 + m3 。,当 D0 D3 为 0、1 的不同组合时，Y 可输出不同的 最小项表达式。,而任何一个逻辑函数都可表示成最小项表达式，,当逻辑函数的变量个数和数据选择器的地址 输入变量个数相同时，可直接将逻辑函数输入变 量有序地接数据选择器的地址输入端。,因此用数据选择器可实现任何组合逻辑函数。,CT74LS151 有 A2、A1 、A0 三个地址输入端，正好用以输入三变量 A、B、C 。,例 试用数据选择器实现函数 Y = AB + AC + BC 。,该题可用代数法或卡诺图法求解。,Y为三变量函数 ，故选用 8 选 1 数据选择器，现选用 74LS151。,代 数 法 求 解,解：,(2)写出逻辑函数的最小项表达式,(3) 写出数据选择器的输出表达式,(4)比较 Y 和 Y两式中最小项的对应关系,(1)选择数据选择器,令 A = A2 ，B = A1 ，C = A0,(5)画连线图,即可得输出函数,(1)选择数据选择器,选用 74LS151,(2)画出 Y 和数据选择器输出 Y 的卡诺图,(3)比较逻辑函数 Y 和 Y 的卡诺图,设 Y = Y 、A = A2、B = A1、C = A0,对比两张卡诺图后得,(4)画连线图,卡 诺 图 法 求 解,解：,与代数法所得图相同,2用具有,个地址输入端的数据选择器实现,变量逻辑,函数,（1）用两片 个地址输入端的数据选择器实现 变量逻辑函数（扩展法） 【例6-24】 用双4选1数据选择器74LSl53和少量逻辑门实现逻辑函数。,解：先将74LSl53扩展成8选l数据选择器，再用8选1数据选择器设计电路。, 写出逻辑函数 的标准与-或表达式, 写出数据选择器输出逻辑函数 的表达式，, 画出 和 的卡诺图，如图所示，,(a) 的卡诺图； (b) 的卡诺图,设,，比较,和,两个卡诺图可得, 画逻辑图。根据上式可画出图（b）所示的逻辑图,（b）,（2）用具有 个地址输入端的数据选择器实现 变量逻辑函数（代数法）,【例6-25】 用一个4选1数据选择器（1/2 74LSl53）和门电路实现逻辑函数。,解： 写出逻辑函数 的与-或表达式, 写出4选1数据选择器输出逻辑函数,的表达式, 比较 和 两式,可得,，且,设, 画逻辑图。根据上式可画出图所示的逻辑图,（3）用具有 个地址输入端的数据选择器实现 变量逻辑函数（降维图）,一般将卡诺图的变量数称为该图的维数。如果把某些变量也作为卡诺图小方格内的值，则会减少卡诺图的维数，这种卡诺图称为降维卡诺图，简称降维图。作为降维图小方格中的值的那些变量称为记图变量，每一个记图变量均可由表达式,来描述，其中记图变量为 x。对于原卡诺图(或降维图)中，当 x=0 时，原图单元值为F ，X=1 时，原图单元值为G ，则在新的降维图对应单元中填入子函数 。其中 F和G 可以为0，可以为1，可以为某另一变量，也可以为某一函数。,【例6-26】分别用一片8选数据选择器和一片4选数据选择器实现以下函数,解： 作出 的卡诺图和降维图，如图6-65中(a)、(b)、(c)所示，其中把 D和C 分别作为3变量降维图和2变量降维图的记图变量。,画出8选1和4选1数据选择器卡诺图, 将函数降维图(b)和(c)分别与8选1和4选1数据选择器卡诺图比较可得：,采用8选1数据选择器时,采用4选1数据选择器时, 由上两式分别画出逻辑电路，如图所示。,(a)用8选1数据选择器实现 (b) 用4选1数据选择器实,6.4.2 中规模集成器件构成的组合电路的分析,基本分析步骤如下： （1）对给定的逻辑电路图加以分析，根据电路的复杂程度和器件类型，将电路划分为一个或多个逻辑功能块； （2）写出功能块的逻辑函数表达式； （3）由逻辑函数式列真值表； （4）根据逻辑函数表达式或真值表分析出功能块的逻辑功能； （5）如果有多个逻辑功能块，则在各功能块电路分析的基础上，对整个电路进行整体功能的分析。,【例6-27】 试分析下图所示电路的逻辑功能。,解：该电路就一个译码器模块 （1）根据电路图可以写出表达式,（2）根据表达式，可以列出如表所示真值表。,（3）由真值表可知，电路实现的是奇、偶校验功能。,实现的是奇校验功能，,实现的是偶校验功能。,【例6-28】 试分析下图所示电路的逻辑功能。,解：（1）分析图示电路，得到双4选1数据选择器数据输入端数据。,时有,时有,（2)双4选1数据选择器输出端逻辑表达式,、,令,的逻辑表达式,得,，,（3）由式列出功能表。,（4）根据功能表可以看出，电路是由双4选1数据选择器构成的一位二进制数全加器。,主要要求：,了解竞争冒险现象及其产生的原因和消除措施。,4.7 组合逻辑电路中的竞争冒险,一、竞争冒险现象及其危害,当信号通过导线和门电路时，将产生时间延迟。 因此，同一个门的一组输入信号，由于它们在此前通 过不同数目的门，经过不同长度导线的传输，到达门 输入端的时间会有先有后，这种现象称为竞争。,逻辑门因输入端的竞争而导致输出产生不应有的