EDA实验指导书Verilog版.doc

实验一 QUARTUS 的设计流程输入方式：文本输入、图形输入、波形输入等一、实验目的：1、掌握QUARTUS安装过程；2、熟悉QUARTUS设计环境；3、掌握QUARTUS的设计过程。二、实验内容：用文本输入法设计一个半加器。三、实验步骤：一、安装QUARTUS II。注：第一次安装QUARTUS要安装license。二、QUARTUS设计开发步骤（一）、创建工作文件夹在windows中建立一个文件夹（又称工作库或WORK LIBRARY），用于保存设计工程项目的有关文件。注：设计工程项目的有关文件不能保存在根目录下，必须保存在一个文件夹之下。例如建立的文件夹：E：HADD（二）、启动Quartus II点击QUARTUS9.0图标打开QUARTUS9.0设计窗口。（三）、设计文件输入 1、打开输入文件编辑器点击菜单Filenew新建立一个文本设计文件。用文本输入法输入程序。程序见附录。2、保存文件，文件名名同实体名。后缀.v （四）、全编译（逻辑综合）1、创建工程 点击菜单FileNew Project Wizard.进行工程设置。完成工作文件夹的选定、工程名、顶层设计文件名、编程器件的确定等工程。2、编译前的相关设置设置选择PLD芯片：AssignmenmtsSettingsDevice弹出的窗口中选择选择芯片。选择配置芯片的工作方式 ：AssignmenmtsSettingsDeviceDevice&Pin Options弹出的窗口中首选General项，在Options栏中选择Auto-restart-configuration after error.选择配置芯片和编程方式：AssignmenmtsSettingsDeviceDevice&Pin Options弹出的窗口中选择Configuration栏，在窗口中设置配置方式，配置芯片和是否生成压缩的配置文件。选择输出设置：保持默认。选择目标器件闲置引脚的状态：AssignmenmtsSettingsDeviceDevice&Pin Options弹出的窗口中选择Unused Pins栏,在窗口中对闲置的引脚设置，推荐设置为As input tri-stated。3、执行全程编译：ProcessingStart Compilation。完成对设计项目的检错、逻辑综合、结构综合、配置文件生成以及时序分析。（五）、功能仿真（或时序仿真）建议先做功能仿真，以检验设计项目的逻辑真确性，这样可以提供设计效率。1、功能仿真设置：AssignmenmtsSettings弹出的窗口中选择Simulator Settings。在右边Simulation mode中选择 Functional.2、ProcessingGenerate Functional Simulation netlist,生成功能仿真所需的文件。3、建立波形文件并进行功能仿真FileNew，在窗口中选择Vector Waveform file打开向量波形文件编辑器。设置仿真时间区域：可默认。一般几十微妙。时间区域过长，使仿真时间变长，影响仿真效率。在向量波形文件编辑器中添加项目的相关引脚。原则上是所有引脚，但有的项目引脚很多，可以只添加必要的一些引脚。双击向量波形文件编辑器Name栏的空白区域后，会弹出一个“Insert Node or Bus”对话框，在弹出的对话框中选择“Node Finder”按钮，则弹出“Node Finder”对话框，选择Filter：Pins：all，然后点击List，Nodes Found栏将列出所有输入、输出端口。选择要观察的信号，点击“”命令按钮加入到观察目标窗口中。选择OK，则在波形图中加入了待观察信号的图形。或者执行ViewUtility WindowsNode Finder命令打开Node Finder窗口,在弹出的窗口中将所需引脚拖入波形编辑器中。编辑输入波形：对所有的输入引脚设置合适的波形。启动仿真器：ProcessingStart Simulation.观察分析仿真结果。仿真结果保存于文件“Simulation Report”,此文件在仿真完成后会自动弹出。若仿真结果有出入，重新修改程序，直到仿真结果没有问题。（六）、进时序仿真，验证设计的时序是否满足设计要求。注：详细的使用说明见教材相关章节及实验材料。附录：半加器程序module hadd(a,b,s,out1);input a,b;output s,out1;assign s=a&b|b&a;assign out1=a&b;endmodule实验二 一位二进制全加器的文本设计一：实验目的1、巩固QUARTUS 设计过程和设计环境。2、了解Verilog的三种描述方式。3、巩固Verilog语言的构成要素。二、实验内容 用Verilog设计一个如图的1位全加器。要求采用结构描述法编写程序并进行下载验证。全加器的结构图如上图。用Verilog 语言描述其功能。先描述半加器和或门电路，然后用例化语句将半加器和或门电路连接构成全加器。下载验证提示：1、芯片选择ACEX1KEP1K30QC208-2;2、引脚锁定：根据实验箱的设计，KD1-ain;KD2-bin;KD3-cin;LED1-sum;LED2-cout;所以sum,cout，ain,bin,cin分别锁定到EP1K30QC208-2的19，24，45，46，47脚。管脚分布见EDA技术实验开发系统15页；芯片引脚I/O分布见EDA技术实验开发系统24-25页.3、全编译；4、下载线连接：将25针连下一端连接电脑LPT1口，一端连接到编程模块的DB25接口，再用十针连线一头插入通用编程模块JTGA下载接口处，另一头连接到目标芯片的下载接口。5、打开实验箱电源，将模式选择开关CTRL的（2）（4）（8）拨至ON，使按键KD1,KD2，LED1,LED2,LED3,KL1,KL2等有效。6、下载：ToolsProgrammer,完成下载。7、拨动开关按键KD1,KD2，KD3 ,验证电路。 注：下载时，关闭时钟模块的电源，以免对下载芯片干扰，无法完成下载。 实验三 用原理图输入法设计8位全加器一、实验目的： 熟悉和掌握用QUARTUS 的原理图输入方法设计简单组合电路的方法，并通过一个8位全加器的设计掌握用EDA软件进行电子线路设计的详细流程。二、实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低位输入信号cin相接。三、实验内容：用原理图输入法设计一个8位全加器。四：实验步骤：1、打开原理图编辑器，完成半加器和全加器的设计。包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路符号入库。详细的过程见课件。根据以上步骤画出以下原理图：1位半加器的原理图如图一。名字hadder. 图一在完成1位半加器的原理图后，进行编译综合之后，选择FilecreateCreate Symbol file for current file,将文件变成一个包装好的单一元件模块待调用。仿真效果是：运用以上包装好的1位半加器可画以下1 位全加器，如图二。名字adder。 图二在完成1位全加器的原理图后，进行编译综合之后，选择FilecreateCreate Symbol file for current file,将文件变成一个包装好的单一元件模块待调用。仿真效果如图三： 图三 2、建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和测试。运用以上包装好的1 位半加器、全加器，可画以下8位的全加器，如图四 图四 仿真效果如图五： 图五注意：每一个设计（文本或原理图）都能创建一个原理图符号，并且也只可以在同工程设计中被调用。实验四 设计含异步清零和同步时钟使能的4位加法计数器一、实验目的：学习计数器的设计、仿真，进一步熟悉Verilog设计技术。二、实验内容： 设计一个10进制加法计数器，并且具有异步清零和同步时钟使能的功能。在QUARTUS 上对程序进行编辑、编译、综合、适配、仿真，编程下载验证逻辑功能。用注释说明程序中各语句的作用，详细描述其功能特点，给出其所有信号的时序仿真波形。再建立一个波形文件，进行时序仿真。规定：时钟信号 CLK；使能信号EN；清零信号RST；进位信号COUT；输出信号CQ3:0。提示：管脚锁定根据实验箱组成特点，CLK锁定到79脚,EN锁定到45脚,RST锁定到46脚,COUT锁定到27脚,CQ分别锁定到19、24、25、26脚。（或自己根据实验箱锁定）思考题：总结时序逻辑电路的设计的方法。实验五 用状态机实现序列检测器的设计一、实验目的1、熟悉状态机的作用及设计方法；2、学习用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。二、实验原理序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果与检测器预先设置的码相同，则输出为1，否则输出为0。三、实验内容设计一个序列检测器，对1110010进行检测，对设计进行仿真测试并给出仿真波形。提示：序列检测器的状态转换图如下：实验六 数字钟的设计 一、实验目的XqWapsv 1.掌握各类计数器及将它们相连的方法； = LG5Rm1e% LbP ts., 2.掌握多个数码管动态显示的原理与方法； /6 D.r$ C qi_8h6 3.掌握用FPGA技术的层次化设计方法； Brw1+A H*aJHwZ/ 4.进一步掌握用硬件描述语言的设计思想； 7Pf;)csz 5.了解有关数字系统的设计。 ty#TV 7 +*_?l 二、实验内容：设计一个数字钟，设计要求如下： !z8,0V LNWHJ （一）、基本要求： +g =TnjdSN （二）、附加要求： XWv|=Qec3 cU*+w 1、实现闹钟功能（定时，闹响）；实验七：等精度频率计设计一、实验目的XqWapsv 1.掌握等精度频率计设计方法； = LG5Rm1e% LbP ts., 2.掌握多个数码管动态显示的原理与方法； /6 D.r$ C qi_8h6 3.掌握用FPGA技术的层次化设计方法； Brw1+A H*aJHwZ/ 4.进一步掌握用硬件描述语言的设计思想； 7Pf;)csz 5.了解有关数字系统的设计。 ty#TV 二、实验内容：设计一个等精度频率计，设计要求如下：1、频率测试功能：测频范围0.1Hz10MHz