esd讲座FoundationofOn-chipESDProtection.ppt

,A Prof. Dong Shurong ESD Lab of Zhejiang University Supported by IEEE, ESDA and ZJU,Foundation of On-chip ESD Protection,2019/5/7,共55页,2,Outline,Chapter 1, Introduction Chapter 2, ESD Measurement & Analysis HBM/MM/CDM/TLP/ZAP/FA/Other Methods Chapter 3, ESD Protection Device Diode/BJT/MOS/SCR/Others Chapter 4, ESD Protection Circuit Input/Output/Power Clamp Chapter 5, Advanced ESD Protection Design Mixed Signal/RF /Whole Chip / Layout/ ESDCircuit Interaction/simulation,2019/5/7,共55页,3,ESD造成的失效机理主要热击穿和电击穿。 例如： (1) 2KV的HBM脉冲可以产生0.91微卡热量，会使160*1.2*5um的晶体管升温2470度，Si熔点1415度，Al熔点660度； (2)栅氧的击穿场强是810 MV/cm,对于180nm/1.8v的CMOS工艺,栅氧厚度一般是3.5nm，所以当栅压超过 4V就会出现击穿现象。,Chapter 1, Introduction,2019/5/7,共55页,4,新工艺对ESD保护影响,Chapter 1, Introduction,2019/5/7,共55页,5,1，Main ESD standard Test Model: (1)HBM (2)MM (3)CDM (4)Other:FIM/IEC/E-Gun 2， Main Analysis methods: (1)TLP/ZAP/Lautch-up (2)Failure Analysis (3)Other Methods,Chapter 2, ESD Measurement & Analysis,2019/5/7,共55页,6,Chapter 2, ESD Measurement & Analysis HBM Model,人体放电模式(HBM) :是指因人体上已累积静电，当此人去碰触到IC时，人体上的静电便会经由IC的脚(pin)而进入IC内，再经由IC放电到地去。 此放电的过程会在短到几百毫微秒(ns)的时间内产生数安培的瞬间放电电流，对一般商用IC的2-KV ESD放电电压而言，其瞬间放电电流的尖峰值大约是1.33 安培 。人体的等效电容定为100pF，人体的等效放电电阻定为1.5K。,2019/5/7,共55页,7,Chapter 2, ESD Measurement & Analysis MM Model,机器放电模式（MM）的ESD是指机器(例如机械手臂)本身累积了静电，当此机器去碰触到IC时，该静电便经由IC的pin放电。 放电模式的等效电阻为0，但其等效电容定为200pF，故其放电的过程很短，在几毫微秒到几十毫微秒之内会有数安培的瞬间放电电流产生，并且放电电流波形有上下振动(Ring)的情形，是因为测试机台导线的杂散等效电感与电容互相耦合而引起的。,2019/5/7,共55页,8,Chapter 2, ESD Measurement & Analysis CDM Model,组件充电模式（CDM）指IC先因磨擦或其它因素而在IC内部累积了静电，但在静电累积的过程中IC并未被损伤。此带有静电的IC在处理过程中，当其pin去碰触到接地面时，IC内部的静电便会经由pin自IC内部流出来，而造成了放电的现象。 CDM模式的放电时间更短，仅约几毫微秒之内可以冲到约一二十安培的尖峰值，而且放电现象更难以真实的被模拟。,2019/5/7,共55页,9,Chapter 2, ESD Measurement & Analysis Other: IEC model,IEC model简化模型,2019/5/7,共55页,10,Chapter 2, ESD Measurement & Analysis Other: FIM/E-Gun model,电场感应模式(FIM)是当IC因输送带或其它因素而经过一电场时，其相对极性的电荷可能会自一些IC脚而排放掉，等IC通过电场之后，IC本身便累积了静电荷，此静电荷会以类似CDM的模式放电出来。 如：JESD22-C101。 电子枪放电模式：如8kV air discharge、4kV contact mode for most products、6kV contact for medical devices。,2019/5/7,共55页,11,Chapter 2, ESD Measurement & Analysis Model Compared,2019/5/7,共55页,12,Chapter 2, ESD Measurement & Analysis TLP Analysis,测量器件在不同ESD下的工作特性，主要是在不同ESD电压脉冲下器件的I-V，一般脉冲上升时间10ns持续时间100ns，代表HBM放电曲线的积分能量。可以获得器件的触发、维持和二次崩溃的电压/电流，其中二次崩溃电流(It2) 代表了组件到达p-n接面所能承受的最大电流值 ，而HBM=1500* It2,2019/5/7,共55页,13,Chapter 2, ESD Measurement & Analysis TLP Analysis,2019/5/7,共55页,14,主要仪器 测试原理,Chapter 2, ESD Measurement & Analysis ZAP Test,2019/5/7,共55页,15,测试顺序：造成IC损坏的最低ESD测试电压称为ESD failure threshold， IC损坏是指：绝对漏电流、相对I-V漂移、功能观测法 (1)I/O Pin间 (2)Pin-to-Pin间 (3)Vdd-to-Vss间 (4)Analog-Pin (5)CDM,Chapter 2, ESD Measurement & Analysis Latch-up Test,2019/5/7,共55页,16,(1)TLP (2)Failure Analysis (3)Other Methods,Chapter 2, ESD Measurement & Analysis Latch-up Test,SCR的拴锁原理：,2019/5/7,共55页,17,Standard JEDEC1996:将正或负脉冲加到VDD/VSS/I/O，测试SCR触发与否:,Chapter 2, ESD Measurement & Analysis Latch-up Test,2019/5/7,共55页,18,P-N结边缘损伤，对应漏电流10uA以下； P-N结穿通，对应漏电流11000uA之间； 栅氧击穿，对应漏电流10mA左右； 导体损伤，如Al-Si共晶铝钉，对应漏电流mA量级； 需要用光学显微镜、金相显微镜、扫描电镜、场发射电镜以及透射电镜，以及液晶或偏振光等观察。,Chapter 2, ESD Measurement & Analysis Failure Analysis,2019/5/7,共55页,19,ESD 保护电路的作用是: 当ESD 脉冲出现后，能提供一条低阻抗的放电通路，并能够将电压钳位在一定水平。该通路对ESD 脉冲的开启速度快于内部电路，对正常工作影响较小，包括较小漏电流、寄生、栓锁等。,Chapter 3, ESD Protection Device,全芯片保护要求 ESD涉及窗口,2019/5/7,共55页,20,一般来说，ESD器件的工作I-V有两种形式：,Chapter 3, ESD Protection Device,2019/5/7,共55页,21,Chapter 3, ESD Protection Device Diode,二极管：右图可以看出正向的泄流能力大于反向，所以一般采用正向的方式，导通电压0.6V左右。,2019/5/7,共55页,22,Chapter 3, ESD Protection Device Diode,为了达到一定的触发电压，往往需要二极管串联堆的方式，但是会出现达林顿效应。如下图，漏电流会在寄生BJT作用下逐级放大，同时减小累加的触发电压。 办法是：中间使用分压电阻或缓冲器,2019/5/7,共55页,23,二极管：图可以看出正向的泄流能力大于反向，所以一般采用正向的方式，导通电压0.6V左右。,Chapter 3, ESD Protection Device Diode,2019/5/7,共55页,24,Chapter 3, ESD Protection Device BJT,BJT：当集电极电压高于BVCBO,CB结雪崩击穿，并形成正反馈，出现回退曲线,2019/5/7,共55页,25,Chapter 3, ESD Protection Device BJT,BJT等效电路和噪声模型,2019/5/7,共55页,26,Chapter 3, ESD Protection Device MOS,NMOS： 寄生横向的BJT，开启电压较低,电流在表面流动,所以散热泄流能力差。 对长沟道器件，栅源结击穿触发寄生BJT工作，对于短沟道器件，主要是寄生BJT击穿或穿通触发 存在较大寄生电容。,2019/5/7,共55页,27,Chapter 3, ESD Protection Device MOS,Vds,Ids,Ids,Vds,Vg=0,Vg=vx,Vg=2vx,Vg=0,Vg=-vx,Vg=-2vx,NMOS,PMOS,Vbn0,Vbp0,Vg=0 : 垂直的二极管先触发，随后横向BJT触发； Vg0：NMOS会直接触发对于大尺寸NMOS很难保证均匀的触发。,Vsn1,Vbp1,2019/5/7,共55页,28,Chapter 3, ESD Protection Device MOS,由于NMOS开启电压较低, 差，为获得更高级别的保护（包括更高电压和更高电流），需要NMOS进行多指条或 网格结构的串并联。 栅极接地是使用时需要确保低的漏电流。,FOD:原理与NMOS同,只是较高开启电压,电流在体内流动，泄流能力好于NMOS，但是现在工艺已经不使用。,2019/5/7,共55页,29,Chapter 3, ESD Protection Device MOS,2019/5/7,共55页,30,Chapter 3, ESD Protection Device SCR,SCR存在横向PNP和纵向NPN的正反馈，其电路模型见下图。 SCR触发后，在A-K间形成低阻抗的泄流通路。,触发SCR工作的方法： 当VAK增加到P well-N Substrate结发生雪崩击穿或穿通时，触发SCR VAK随时间的微分大于一定值，衬底会感应电流，触发SCR 从寄生BJT的栅极注入电流，触发SCR 使用辅助器件触发P well-N Substrate结发生雪崩击穿或穿通，触发SCR,2019/5/7,共55页,31,Chapter 3, ESD Protection Device SCR,载流子浓度分布 正反馈方式 正反向I-V特性,2019/5/7,共55页,32,Chapter 3, ESD Protection Device SCR,SCR主要特性的设计方法： VT与PN阱间击穿电压有关，改变P阱掺杂浓度等获得 提高PN阱电阻，可以降低触发电流，会让触发更容易 VH与阱电阻有关，改变基区长度获得 维持区域的阻抗变化与SCR正反馈大小有关 设计多指条SCR ，可以在不改变正反馈大小的前提下，提高其泄流能力 。,2019/5/7,共55页,33,Chapter 3, ESD Protection Device SCR,几种主要的SCR,2019/5/7,共55页,34,Chapter 3, ESD Protection Device SCR,2019/5/7,共55页,35,Chapter 3, ESD Protection Device SCR,单向的SCR和双向的SCR,2019/5/7,共55页,36,Chapter 3, ESD Protection Device SCR,SCR的寄生电容Cesd模型和噪声模型,SCR的发展方向,2019/5/7,共55页,37,Chapter 3, ESD Protection Device SCR,2019/5/7,共55页,38,电阻：多晶硅、p+/n+及其阱扩散电阻，存在载流子饱和速度，进入非线性电阻区,Chapter 3, ESD Protection Device Others,2019/5/7,共55页,39,Chapter 4, ESD PROTECTION CIRCUIT,Input Design Output Design Power Clamp Design,2019/5/7,共55页,40,Chapter 4, ESD PROTECTION CIRCUIT Input Unit Design,对于power clamp 只要处理正向的ESD，因为VSS一般接地； 对于输出都有大的缓冲晶体管，所以本身可以承受较高ESD冲击; 对于输入一般是接在MOS的栅极，非常容易击穿。所以一般需要设计主-次两极ESD保护电路。如下图:,2019/5/7,共55页,41,Chapter 4, ESD PROTECTION CIRCUIT Input Unit Design,GC SCR,Zener SCR,BJT,NMOS,2019/5/7,共55页,42,Chapter 4, ESD PROTECTION CIRCUIT Output Unit Design,不同于输入保护考虑栅氧击穿，对于输出保护，需要考虑S/D结击穿和热击穿。一般多晶硅在表面，做阻抗散热差，选择扩散电阻较好，如右图使用N阱作雪崩电阻。NMOS保护正的ESD冲击，寄生的P阱/N+结保护负的ESD冲击，如右图,2019/5/7,共55页,43,Chapter 4, ESD PROTECTION CIRCUIT power Clamp Design,只需要考虑正向的ESD脉冲，因为本身在电源双轨上就有很大电流承受能力，所以容易设计，一般可以使用二极管，要求高的可以使用SCR、FOD等，如：,2019/5/7,共55页,44,1，Mixed-Signal Circuit ESD Protection Design 2 ，RF Circuit ESD Protection Design 3 ，Whole-Chip ESD Protection Design 4 ，Layout of ESD Protection Unit 5 ，ESDCircuit Interaction 6, Simulation,Chapter 5, Advanced ESD Protection Design,2019/5/7,共55页,45,Chapter 5, Advanced ESD Protection Mixed-Signal Circuit Design,对于混合信号电路，存在两个问题： 在一片混合信号电路IC上，一般由多个VDD VSS，如数字、模拟、信号的等等，需要对没有个设计ESD保护指标和电路。 由于存在基底噪声，很容易误触发ESD保护电路，例如，dV/dt,导致芯片误操作。,2019/5/7,共55页,46,Chapter 5, Advanced ESD Protection RF Circuit Design,对于射频电路存在问题是： ESD保护电路的寄生问题，一般NMOSBJT电容较大，二极管SCR电容较小， 射频信号对ESD保护电路的误触发问题，例如下图，SCR的P阱/N基底结电容，会耦合射频信号，导致产生基地电流，偏置Q1，使得SCR工作在正常RF信号时打开。,2019/5/7,共55页,47,Chapter 5, Advanced ESD Protection Whole-Chip Design,2019/5/7,共55页,48,Chapter 5, Advanced ESD Protection Layout,多指条设计时，很难保证指条同时触发，甚至直到It2，有些指条也不会触发，避免这种情况的方法，一个是使用GCNMOS，就是用电容耦合来保证，同时也可以在LAYOUT上下功夫，对指条的宽长比，指条分布以及pad位置等进行调整，例如TSMC patent : gnd 选在源区中间。例如改变各沟道长度，变化触发电压。 为保证各指条均匀的承担泄流任务，让电流均匀的在硅片体内流动，也需要对LAYOUT进行设计，如下图 TSMC UMC,2019/5/7,共55页,49,Chapter 5, Advanced ESD Protection Layout,ESD,Modified ESD diode,p+,n+,p+,n+,fox,fox,fox,p+,n+,p+,p+,n