数字逻辑实验指导书.doc

数字逻辑基础实验指导书 三亚学院理工分院2014年3月前 言本实验教学的目的和要求计算机电路分析基础是计算机科学与技术及相关专业的一门专业基础课，是一门重点课。在计算机硬件的各个领域中均会用到计算机电路的有关知识。本实验课程的教学目的和要求是使学生通过实验手段掌握各种集成电路及其设计，同时训练一定的实验动手能力。也使学生系统科学地受到分析问题和解决问题的训练。本实验指导书内容本实验的内容主要包括电路分析、模拟电路、门电路逻辑功能及测试、组合逻辑电路的分析与设计、触发器、计数器、时序逻辑电路的分析与设计的综合实验。实验重点与难点实验的重点是通过实验认识并验证各种集成芯片工作原理及其相关注意事项。实验的难点也在于用所学知识设计综合性实验。本实验指导书的范围及与相关实验的关系本实验指导书作为计算机科学与技术专业数字逻辑实验的一个重要环节。在这一环接中，数字逻辑侧重讨论各种集成芯片，学会设计简单的电路。因此，它的先修课程是计算机基础；离散数学；大学物理；电路原理；模拟电子线路等。教材的选用本实验指导书是在启东市东疆计算机有限公司与实验箱配套的实验系统实验指导书的基础上，根据我们学生的实际情况而编写的计算机电路分析基础实验指导书。本指导书以素质教育为目标，力求使学生通过实验加深对基础知识的理解，同时强化实际的动手能力，切实做到理论与实际应用相结合。由于编者水平有限，书中难免存在纰漏之处，恳请各位同仁赐教。2014年4月实 验 要 求1、实验前必须充分预习，完成指定的预习任务。预习要求如下：1）认真阅读实验指导书，分析、掌握实验电路的工作原理，并进行必要的估算。2）完成各实验“预习要求”中指定的内容。3）熟悉实验任务。4）复习实验中所用各仪器的使用方法及注意事项。2、使用仪器和实验箱前必须了解其性能、操作方法及注意事项，在使用时应严格遵守。3、实验时接线要认真，相互仔细检查，确定无误才能接通电源，初学或没有把握应经指导教师审查同意后再接通电源。4、实验时注意：l）在进行小信号放大实验时，由于所用信号发生器及连接电缆的缘故,往往在进入放大器前就出现噪声或不稳定，有些信号源调不到毫伏以下，实验时可采用在放大器输入端加衰减的方法。一般可用实验箱中电阻组成衰减器，这样连接电缆上信号电平较高，不易受干扰。2）做放大器实验时如出现波形削顶失真甚至变成方波，应检查工作点设置是否正确,或输入信号是否过大，由于实验箱所用三极管hfe较大,特别是两级放大电路容易饱和失真。5、实验时应注意观察，若发现有破坏性异常现象（例如有元件冒烟、发烫或有异味）应立即关断电源，保持现场，报告指导教师。找出原因、排除故障，经指导教师同意再继续实验。6、实验过程中需要改接线时，应关断电源后才能拆、接线7、实验过程中应仔细观察实验现象，认真记录实验结果（数据、波形、现象）。所记录的实验结果经指导教师审阅签字后再拆除实验线路。8、实验结束后，必须关断电源、拔出电源插头，并将仪器、设备、工具、导线等按规定整理。9、实验后每个同学必须按要求独立完成实验报告。实验一 常用电子仪器仪表使用练习为了在实验中能准确地测量数据，观察实验现象，必须学会正确地使用示波器、函数发生器和数字万用表等仪器的方法，这是一项重要的实验技能，因此以后每次实验都要反复进行这方面的练习。一、实验目的1、学习示波器、函数发生器和数字万用表的使用方法。2、学习用万用表辨别二极管、三极管管脚的方法及判断它们的好坏。3、学习识别各种类型的元件。二、实验原理示波器VC2020是一种用途很广的电子测量仪器。利用它可以测出电信号的一系列参数，如信号电压（或电流）的幅度、周期（或频率）、相位等。示波器是电子测量中最常用的一种电子仪器，可以用它来测试和分析时域信号。示波器通常由信号波形显示部分、垂直信道（Y通道）、水平信道（X通道）三部分组成。其频率响应范围为020MHz。函数发生器VC2002能产生正弦波、三角波、方波等信号。由于用数字LED显示输出频率，读数方便且精确。函数发生器的输出频率范围从0.2Hz2MHz，分为七个频段，每个频段的频率均从0.2Hz到该段的2倍可连续调节。输出信号幅度连续可调（约20dB），并且有20dB和40dB的衰减器，故输出范围从20mVP.P到20VP.P。输出阻抗50。在使用时，数字LED显示的输出信号峰.峰值VP.P的大小，应为负载匹配（即负载为50）时的读数。如果负载不是50，就不能直接读数，其大小需用其他仪表进行测量。数字万用表UT30D。该表最大显示值为1999，过载时显示“1.” 或“.” 。短路检查用蜂鸣器。用其对正弦交流信号进行测量时，应先了解被测信号的频率，再正确选择使用。三、预习要求 实验前必须预习实验时使用的示波器、函数发生器和万用表的使用说明及注意事项等有关资料。四、实验器材1、双踪示波器；2、数字万用表；3、函数发生器；4、数字实验箱5、色环电阻、三极管、二极管、电容器五、实验内容及步骤1、示波器“CAL”信号的测试表1.1信号相关参数测试数据u波形图校准信号偏转灵敏度（V/div）位置0.1V/div243501t321波形的峰峰高度（Hy格）3div峰峰电压（UP.P）0.3V扫描速度（t/div）0.2ms一个周期的宽度（Hx格）5div信号周期T1ms信号频率f1kHz结果分析： 示波器实验记录中的HX、HY的div均为大格，即1cm；实验中应注意垂直方式的选择，信号从哪个通道输入，垂直方式就应选择与之对应。 垂直灵敏度可以控制波形的显示大小，但它并不改变信号本身参数大小。在用示波器进行定量读测时，垂直灵敏度微调（VAR.）和水平扫描速度微调（VAR.）要注意必须将其置于CAL(校准)位置，才能读数。 从对示波器校正信号的测试波形可见，该信号是一个方波，且为交直流叠加的波形。只有选择“输入耦合方式”为直接耦合“DC”，才可观察到“CAL”交直流分量叠加波形。若选择“输入耦合方式”为“AC”时，信号通过电容隔直后输入到示波器垂直放大电路中，于是就观察不到“CAL”波形中的直流分量。 波形输入后，首先要进行Y轴校零。将输入耦合方式置“GND”位置，屏幕显示为一条零基线，调整垂直位移旋钮，使扫描基线对准屏幕上某一条水平刻度线，这样就设定好了零电平参考基准线，然后将开关打离“GND”位置观察波形。置于“AC”或“DC”波形为相同，说明被测信号为交流信号；若置于“DC”波形对零线有位移，说明被测信号为交直流分量叠加的信号。实验中要特别注意。2、函数发生器输出频率和幅度的调节表1.2信 号u（0.5v/div）波形图（f=1KHz，UP.P=3.0V）USmaxUSmin正弦波.3（0.2ms/div） 510t30u（0.5v/div）6.5V0.36mV三角波.3t（0.2ms/div）51030u（0.5v/div）方 波30t（0.2ms/div）105.3结果分析：函数发生器是多功能函数发生器，能产生多种函数信号，且输出电压范围大、频率调节范围宽。用示波器观察三种波形，分别根据要求参数调出相应波形。函数发生器的输出幅度的调节，要根据需要的大小正确调节。“输出幅度”旋钮顺时针旋到底为最大输出；逆时针旋到底不是最小，该仪器配有两个输出衰减按钮，只有同时配合将20dB和40dB的按钮按下，仪器的输出才为最小。函数发生器的频率显示值与“频率范围选择”档位之间没有倍乘关系，是直接读数的。 3、万用表使用练习（用万用表档测量电阻）：1）测量电阻时，有必要对电阻元件特性、标称值进行一定的介绍。根据电阻器结构的特征可分为薄型膜电阻器、线绕电阻、敏感电阻等。例：碳膜电阻值范围为0.7510M金属膜电阻值范围为1几百M，精度可达0.5，额定功率一般不超过2W。功率型绕线电阻器阻值通常为0.1数百K，额定功率可达200W。2）电阻标称值A：直接表示法即把数值直接标出。B：间接标称值即采用色环表示阻值大小（0.5W以下碳膜和金属膜电阻器使用色标较普遍）分为三环色标（精度均为20）、四环色标（包括精度环）和五环色标（包括精度环）。各色别表示对应标称阻值环位数字如下： 棕、红、橙、黄、绿、蓝、紫、灰、白、黑、金、银 1、 2、 3、 4、 5、 6、 7、 8、 9、 0、0.1、0.01色环精度环各色别对应误差： 棕 红 绿 蓝 紫 金 银 1、2、0.5、0.2%、0.1、5、10对于三环电阻器，第一环、第二环分别为高位、低位，第三环为倍率（10 n），误差20%。对于四环电阻器，第三环为倍率（10 n）、第四环为误差环；对于五环电阻器，第四环为倍率（10 n）、第五环为误差环。误差环宽度要稍大些。例：下图所示电阻器阻值为：270103270K，其误差为5。第一环（红）第四环（橙）第三环（黑）第二环（紫）第五环（金）图1.1电阻色环含义按部标电阻系列，其E24系列标称值的数字为1.0、1.1、1.2、1.3、1.5、1.6、1.8、2.0、2.2、2.4、2.7、3.0、3.3、3.6、3.9、4.3、4.7、5.1、5.6、6.2、6.8、7.5、8.2、9.1其具体取值再乘10n（n为正整数或负整数），该系列也适用于电位器和电容器。3）电阻器类型的选择：如要求精度高、稳定性能好，可从金属膜电阻器中进行选择；如要求不高可选择体积小的碳膜电阻器。在高温条件下，可选用硅碳膜、金属膜、金属氧化膜电阻器；在低噪声电路中，可选金属膜或线绕电阻器；在高频电路中，不能选用线绕电阻器，一般可选用金属膜电阻器。若需较精确的电阻器从材料、结构、具体特性挑选，有这方面的资料可查。按照所给的电阻元件，完成表1.3。表 1.3电阻顺序电阻实际值（测量）万用表R？档电阻标称值（读色环）12344、用万用表直流电压档（20K/V）测图1.2电路各直流电压值（填入表1.3中）：1）调节稳压源，使输出电源电压为9V。令R15.1k、R2R310k分别用万用表20V、200V直流电压档测电压值，填入表1.4中。表 1.42）令R151k，R2R3100k，重复“1）”步骤。图1.2六、实验报告1、说明使用示波器观察波形时，为达到下列要求，应调节哪些旋钮？1）波形清晰且亮度适中。2）波形在荧光屏中央大小适中。3）波形稳定。2、整理实验内容。实验二 门电路逻辑功能及测试一、实验目的 1、 熟悉门电路逻辑功能。 2、 熟悉数字电路箱及示波器使用方法。3、 复习门电路工作原理及相应逻辑表达式。4、 熟悉所用集成电路的引脚位置及各引脚用途。5、 了解双踪示波器使用方法。二、实验仪器1、 数字逻辑实验箱及配套芯片2、 数字万用表3、 双踪示波器三、实验原理 门电路是开关电路的一种，它具有一个或多个输入端，只有一个输出端，当一个或多个输入端有信号时其输出才有信号。门电路在满足一定条件时，按一定规律输出信号，起着开关作用。基本门电路采用与门、或门、非门三种，也可将其组合而构成其它门，如与非门、或非门等。图2-1为与非门电路原理图，其基本功能是：在输入信号全为高电平时输出才为低电平。输出与输入的逻辑关系为：平均传输延迟时间是衡量门电路开关速度的参数。它是指输出波形边沿的0.5Vm点相对于输入波形对应边沿的0.5Vm点的时间延迟。如图2-2所示，门电路的导通延迟时间为，截止延迟时间为，则平均传输延迟时间为： 。图2-3为异或门电路原理图，其基本功能是:当两个输入端相异(即一个为0，另一个为1)时，输出为1；当两个输入端相同时，输出为0。即:。 图2-1与非门电路原理图 2-2门电路导通延迟时间与截止延迟时间图2-3异或门电路原理图四、实验内容1、测试门电路逻辑功能2、异或门逻辑功能测试3、逻辑电路的逻辑关系4、用与非门组成其它门电路并测试验证。五、实验步骤 实验前按实验箱的使用说明先检查实验箱电源是否正常。然后选择实验用的集成电路。按自已设计的实验接线图连线，特别注意Vcc及地线不能接错。线接好后经实验指导教师检查无误后方可通电实验。实验中改动接线须先断开电源，接好线后再通电实验。1、测试门电路逻辑功能（1）选用双四输入与非门74LS20一只，插入实验板上的IC插座，按图2-1接线，输入端A、B、C、D分别接K1K4（电平开关输出插口），输出端接电平显示发光二极管（L1L16任意一个）。（2）将电平开关按表2-1置位，分别测出输出电压及逻辑状态。表2-1与非门输出电压及逻辑状态输 入输 出ABCDY电压（V）HHHHLHHHLLHHLLLHLLLL2、异或门逻辑功能测试 图2-4 异或门逻辑功能测试（1）选取二输入四异或门电路74LS86，按图2-4接线，输入端1、2、4、5接电平开关，输出端A、B、Y接电平显示发光二极管。（2）将电平开关按表2-2置位，将结果填入表中表2-2 异或门输出电压及逻辑状态输 入输 出1234ABYY电压(V)LLLLHLLLHHLLHHHLHHHHLHLH 3、逻辑电路的逻辑关系 （1）用74LS00，按图2-5、2-6接线，输入输出逻辑关系分别填入表2-3、表2-4中；图2-5图2-6表2-3 表2-4（2）写出上面两个电路逻辑表达式。4、用与非门组成其它门电路并测试验证。 （1）组成或门。 用一片二输入端四与非门组成或非门，画出电路图，测试并填表 （2）组成异或门a、将异或门表达式转化为与非门表达式。b、画出逻辑电路图c、测试并填表（3）组成与门（4）组成非门六、思考题1、（1）怎样判断门电路逻辑功能是否正常？ （2）与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？（3）异或门又称可控反相门，为什么？2、整理实验内容。实验三 组合逻辑电路一、 实验目的 1、 掌握组合逻辑电路的功能测试。 2、 掌握组合逻辑电路的设计方法；3、了解典型组合逻辑电路的工作原理和使用方法；二、实验仪器1、 DJ-SD6数字电路实验箱及配套芯片2、 数字万用表3、 双踪示波器4、 器件： 74LS00 二输入端四与非门 1片 74LS10 三输入端三与非门 1片 74LS20 四输入端二与非门 1片三、实验原理 数字电路分为组合逻辑电路和时序逻辑电路两类。任意时刻电路的输出信号仅取决于该时刻的输入信号，而与信号输入前电路所处的状态无关，这种电路叫做组合逻辑电路。 分析一个组合电路，一般从输出开始，逐级写出逻辑表达式，然后利用公式或卡诺图等方法进行化简，得到仅含有输入信号的最简输出逻辑函数表达式，由此得到该电路的逻辑功能。四、实验内容1、组合逻辑电路功能测试。2、组合逻辑电路设计。五、实验步骤 1、组合逻辑电路功能测试。 （1）用1片74LS00和1片74LS10组成图3-1所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。 （2）图中A、B、C接电平开关（K1、K2、K3），F接发光管（L1）电平显示。 （3）按表1要求，改变A、B、C的状态，填表并写出F逻辑表达式。（4）将运算结果与理论值比较。图3-11、组合逻辑电路功能测试。 （1）用2片74LS00组成图3-2所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。 （2）图中A、B、C接电平开关（K1、K2、K3），Y1、Y2接发光管（L1、L2）电平显示。 （3）按表7-1要求，改变A、B、C的状态，填表并写出Y1、Y2逻辑表达式。（4）将运算结果与理论值比较。 图3-2表3-1 2、测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成，如图3-3。（1）在实验仪上用异或门和与非门接成以上电路。A、B接电平开关K1、K2；Y、Z接电平显示（L1、L2）。 （2）按表3-2要求改变A、B状态，填表。图3-3 表3-23、测试全加器的逻辑功能。（1）写出图7-4电路的逻辑表达式。（2）根据逻辑表达式列真值表。（表3-3）（3）根据真值表画逻辑函数Si、Ci的卡诺图。图3-4（4）填写表3-3各点状态。（5）按原理图选择与非门接线进行测试，将测试结果记入表3-4，并与上表进行比较看逻辑功能是否一致。表3-3AiBiCi-1YZX1X2X3SiCi000001010011100101110111表3-4AiBiCi-1CiSi0000101001100010111001114、测试用异或、与或和非门组成的全加器的逻辑功能。全加器可以用两个半加器和两个与门、一个或门组成。在实验中，常用一块双异或门、一个与或非门和一个与非门实现。（1）画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。（2）找出异或门、与或非门和非门器件，按自已画出的图接线。接线时注意与或非门中不用的与门输入端接地。（3）当输入端Ai、Bi及Ci-1为下列情况时，用万用表测量Si和Ci的电位并将其转为逻辑状态填写入下表3-5。表3-5输入端Ai00001111Bi00110011Ci-101010101输出端SiCi5、组合逻辑电路设计。（1）设计一个四人表决电路。在三人或三人以上同意时灯亮，否则灯灭，用与非门实现，结果通过数字电路实验验证a)根据电路的功能，真值表如下图所示：（2）用与非门设计一个全加器六、思考并回答下列问题1、试说明能否将“与非门”、“或非门 ”、“异或门“当反相器使用？如果可以，各输入端应如何连接？2、什么是正逻辑？什么是负逻辑？3、逻辑代数基本证明方法有几种？实验四 译码器、数据选择器一、实验目的 1、 熟悉集成译码器。2、 了解集成译码器应用。二、实验仪器1. 数字逻辑实验箱及配套芯片2. 双踪示波器3. 器件 74LS139 双24线译码器 1片 74LS153 双4选1数据器 1片 74LS00 二输入端四与非门 1片三、实验原理 译码器是将给定代码译成相应状态的电路。双2-4线集成变量译码器74LS139如图8-1所示。每个2-4线译码器有两个输入端（A、B）和四个输出端（Y0、Y1、Y2、Y3）。两个输入端可以输入四种数码，即00、01、10、11，对应的四种输出状态 是0111、1011、1101、1110。G为使能端，当G=0时，译码器能正常工作，当G=1时，不能工作，输出端全部为高电平（即“1”）。 数据选择器有多个输入，一个输出。其功能类似单刀多掷开关，故又称多路开关（MUX）。在控制端的作用下可从多路并行数据中选择一路送输出端。 双4选1数据选择器74LS153如图4-2所示。以其中的一个数据选择器为例，C0、C1、C2、C3为输入端，可同时输入四种不同的数据（信号），Y为被选中的数据的输出端，G为使能端（低电平时工作），A、B为选择控制端。设四个输入端的输入信号分别为C0、C1、C2、C3则其功能如表4-1所示。 表4-1 74LS153功能表控制使 能输 出BAGYXXHLLLLC0LHLC1HLLC2HHLC3四、实验内容1、译码器功能测试2、译码器转换3、数据选择器的测试及应用五、实验步骤 1、译码器功能测试 将74LS139译码器按图4-1，接线，按表4-2输入电平分别置位，填写输出状态表图4-1 74LS139译码器 表4-22、译码器转换将双24线译码器转换为38线译码器。（1）画出转换电路图。（2）在实验仪上接线并验证设计是否正确。（3）设计并填写该38线译码器功能表，画出输入、输出波形。3、数据选择器的测试及应用将双4选1数据选择器74LS153参照图4-2接线，测试其功能并填写功能表。（1）将选择端1（G）、2（B）、14（A）脚接逻辑电平开关；（2）将实验仪脉冲信号源中固定连续脉冲4个不同频率的信号接到数据选择器4个输入端：3（250KHz）、4（100KHz）、5（10KHz）、6（1KHz）；将选择端置位，使输出端7（1Y）接示波器，可分别观察到4种不同频率脉冲信号。（3）分析上述实验结果并总结数据选择器作用。图4-2 表4-3六、思考题1. 画出实验要求的波形图。2. 画出实验内容2、3的接线图。实验五 触发器一、实验目的 1、熟悉并掌握R-S、D、J-K触发器的构成，工作原理和功能测试方法。2、学会正确使用触发器集成芯片。3、了解不同逻辑功能FF相互转换的方法。二、实验仪器1、数字逻辑实验箱及配套芯片2、数字万用表3、双踪示波器4、器件74LS00 二输入端四与非门 1片74LS74 双D触发器 1片74LS112 双JK触发器 1片三、实验原理 1、R-S触发器的逻辑功能 基本R-S触发器的电路如图5-2所示。它的逻辑功能是：（1）当=1、=0时，Q=0，=1，触发器处于“0”状态。（2）当=0、=1时，Q=1，=0，触发器处于“1”状态。（3）当=1、=1时，触发器保持原状态不变。（4）当、都为“0”时，触发器两个输出端都是“1”，一旦输入信号同时撤除，即和同时由“0”变为“1”，触发器将由各种偶然因素确定其最终值，是“1”或是“0”无法确定，即触发器状态不定。2、维持-阻塞型D触发器的逻辑功能维持-阻塞型D触发器的逻辑符号如图5-1所示。图中、端为异步置1端，置0端，CP为时钟脉冲端。CP脉冲上升沿触发。D触发器的真值表如表9-1所示。其特征方程为:表5-1 D触发器的真值表DnQn+100113、JK触发器的逻辑功能J-K触发器的逻辑符号如图5-2所示。图中、端为异步置1端，置0端，CP为时钟脉冲端。CP脉冲下降沿触发。 J-K触发器的逻辑功能是：（1）当J=0、K=0时，触发器维持原状态，。（2）当J=0、K=1时，不管触发器的原状态如何，CP作用（下降沿）后，触发器总是处于“0”状态，=0 。 （3） 当J=1，K=0时，不管触发器原状态如何，CP作用后，触发器总是处于“1”状态，=1 （4）当J=1，K=1时，不管触发器原状态如何，CP作用后，触发器的状态都要翻转，。四、实验内容1、基本RS FF功能测试：2、维持-阻塞型D触发器功能测试3、负边沿JK触发器功能测试4、触发器功能转换五、实验步骤 1、基本RS FF功能测试： 两个TTL与非门首尾相接构成的基本R-SFF的电路如图9-1所示。图5-1 基本R-S FF电路 （1）试按下面的顺序在、端加信号： =0 =1 =1 =1 =1 =0 =1 =1观察并记录FF的Q、端的状态，将结果填入下表5-2中，并说明在上述各种输入状态下，FF执行的是什么功能？表5-2Q逻辑功能00011011 （2）端接低电平，端加脉冲。 （3）端接高电平，端加脉冲。 （4）令=，端加脉冲。 记录并观察（2）、（3）、（4）三种情况下，Q、端的状态。从中你能否总结出基本R-S FF的Q或端的状态改变和输入端、的关系。 （5）当、都接低电平时，观察Q、端的状态。当、同时由低电平跳为高电平时，注意观察Q、端的状态，重复35次看Q、端的状态是否相同，以正确理解“不定”状态的含义。2、维持-阻塞型D触发器功能测试双D型正边沿维持-阻塞型触发器74LS74的逻辑符号如图5-2所示 试按下面步骤做实验图5-2 D FF逻辑符号（1）分别在、端加低电平，观察并记录Q、端的状态。（2）令、端为高电平，D端分别接高，低电平，用点动脉冲作为CP，观察并记录当CP为O、1、时Q端状态的变化。（3）当=1、CP=0（或CP=1），改变D端信号，观察Q端的状态是否变化？整理以上实验数据，将结果填入下表6-3中。（4）令=1，将D和端相连，CP加连续脉冲，用双踪示波器观察并记录Q相对于CP的波形。表5-3CPD01XX0110XX0111001111013、负边沿JK触发器功能测试双J-K负边沿触发器74LS112芯片的逻辑符号如图9-4所示。自拟实验步骤，测试其功能，并将结果填入表5-4中。若令J=K=1时，CP端加连续脉冲，用双踪示波器观察QCP波形，和D FF的D和相连时观察到的Q端的波形相比较，有何异同点？图5-44、触发器功能转换（1）将D触发器和J-K触发器转换成T触发器，列出表达式，画出实验电路图。（2）输入连续脉冲，观察各触发器CP及Q端波形。比较两者关系。（3）自拟实验数据表并填写之。表5-4六、 思考题1、JK触发器和D触发器都是边沿触发器，他们出发特性有何不同？2、JK、D触发器的异步输入端为何低电平时有效？当触发器正常工作时S和R应置什么状态？并体会约束条件S+R=1的应用。实验六 任意进制的计数器一、实验目的 1、熟悉中规模集成计数器的逻辑功能及使用方法；2、熟悉74LS161的逻辑功能和各控制端作用, 学习用“反馈归零法”和“反馈置数法”构成N进制计数器的方法；3、熟悉中规模集成计数器各输出波形及应用。二、实验仪器1、集成芯片： 74LS74 （2片）、74LS161 、74LS00 各一片；2、数字逻辑实验箱；3、双踪示波器；4、函数发生器；5、连接线若干。三、实验原理 1、计数器按触发信号的来源不同，可分为同步计数器和异步计数器；2、同步计数器是指计数器内所有的触发器共同使用同一个输入的时钟脉冲信号，在同一个时刻翻转，计数速度快；3、异步计数器是指计数器内各触发器的输入时钟信号的来源不同，各电路的翻转时刻也不一样，因此计数速度较慢；4、本次实验所用的MSI集成电路74LS74、74LS161则分别属于两种不同的计数器。四、实验内容1、验证芯片74LS74的逻辑功能；2、用D触发器构成四位异步二进制加/减计数器；3、验证芯片74LS161的逻辑功能；集成4位同步二进制计数器74LS161具有：异步清0、同步并行置数、同步二进制加法计数和保持功能；4、用74LS161构成N进制计数器，可以将第N个状态反馈到异步清0端，迫使计数器清0，第N个状态转瞬即逝，不会计数；也可以将第N个状态反馈到同步置数端，将计数器的初始状态置为0。五、实验步骤1、验证芯片74LS74的逻辑功能2、用D触发器构成异步二进制加/减计数器3、验证74LS161的逻辑功能4、用74LS161构成N进制的计数器(1)用74LS161构成九进制的计数器方法一、用异步清0端方法二、用同步置数法（2）用74LS161构成组成256进制计数器因为N(=256)M(=16),且2561616，所以要用两片74LS161构成此计数器。每片均接成十六进制。片与片之间的连接方式有并行进位（低位片的进位信号作为高位片的使能信号）和串行进位（低位片的进位信号作为高位片的时钟脉冲，即异步计数方式）两种。是以并行进位的方式连接的256进制计数器。两片74LS161的CP 端均与计数脉冲CP 连接，因而是同步计数器。低位片（片1）的使能端ETEP=1,因而它总是处于计数状态；高位片（片2）的使能端接至低位片的进位信号输出端RCO，因而只有当片1计数至1111状态，使其RCO=1时,片2才能处于计数状态。在下一个计数脉冲作用后，片2计入一个脉冲，片1由1111状态变成0000状态，它的进位信号也变成0，使片2停止计数。是以串行进位的方式连接的256进制计数器。其中，片1的进位输出信号RCO 经反相器反相后作为片2的计数脉冲CP2。显然，这是一个异步计数器。虽然两芯片的使能控制信号都为1,但只有当片1由1111变成0000状态，使其RCO由1变为0，CP2由0变为1时，片2才能计入一个脉冲。其他情况下,片2都将保持原有状态不变。六、思考题 1.思考用异步清0法和同步置数法的区别； 2.思考74LS161级联时候的各个控制端的作用。实验七 时序电路测试及研究一、实验目的 1、 掌握常用时序电路分析、设计及测试方法。2、 训练独立进行实验的技能。二、实验仪器1、 数字逻辑实验箱及配套芯片2、 双踪示波器三、实验原理 计数器是最典型的时序电路之一。它可对脉冲的个数进行计数。 计数器的种类繁多，分类方法也有多种，例如，按进位数值来分类，可分为二进制计数器、二十进制器等；按计数器中触发器翻转的次序来分类，可以分为同步计数器和异步计数器；按计数过程中计数器数字的增减来分类，可以分为加法计数器、减法计数器和可逆计数器等。 图7-1为异步二进制加法计数器，由JD触发器构成。除第一级触发器由计数脉冲CP直接驱动外，其它各级触发器的动作都要由其前一级触发器Q的状态变化来确定，可见这些触发器的动作时间各异。计数器由输入负脉冲置零后，计数脉冲从CP端输入，第一个计数脉冲输入后，计数器状态均为Q4Q3Q2Q1 = 0001，随着计数脉冲的继续输入，计数器的状态根据二进制码顺序依次递增，第十五个脉冲输入后，计数器状态为1111。第十六个脉冲输入后，计数器恢复起始状态0000，并在端送出一个进位脉冲。如果继续输入脉冲，则重复上述过程。 异步二进制减法计数器的计数过程是每输入一个CP脉冲，计数器的数值减1，例如设计数器原状态为0000，则输入第一个CP脉冲后，变为1111。输入第二个CP脉冲后，变为1110依次类推。 异步二进制减法计数的电路结构与加法计数器相似，不同的是级间改由前级的与后级的CP连接。 异步二 - 十进制加法计数器如图7-2所示。它由两片74LS73双J-K触发器和一片74LS00二输入端四与非门组成。前九个计数脉冲输入后计数器的状态变化与异步二进制数据相同；当第十个脉冲输入后，计数器状态恢复为0000，并从端送出一个进位脉冲。 把移位寄存器的输出，以一定的方式反馈到串行输入端可构成寄存器型计数器，常用的寄存器型计数器有环形计数器。 图7-3是由74LS175四D触发器组成的环形计数器。第四级的端与第一级的1D端相接（反馈）。这种电路，在输入计数脉冲CP操作下，其状态在1000，0100，0010，0001（有效状态）中循环，但工作时，必须先用启动脉冲（、）将计数器置入有效状态。由于不能自启动，倘若由于电源故障可信号干扰，使电路进入非使用状态 （无效状态），计数器就无法恢复正常工作。 图7-4电路是具有自启动功能的环形计数器。无论原状态如何，经数个CP脉冲作用后，电路总能进入有效循环计数。四、实验内容1、 异步二进制计数器2、 异步二十进制加法计数器3、 自循环移位寄存器 环形计数器。五、实验步骤1、异步二进制计数器 （1）按图7-1接线。图7-1 异步二进制加法计数器 （2）Q1、Q2、Q3、Q4四个输出端分别接发光管二极管显示；（3）由CP端输入单脉冲，测试并记录Q1Q4端状态及波形。 （4）试将异步二进制加法计数改为减法计数，参考加法计数器，要求实验并记录。 2、异步二十进制加法计数器（1）QA、QB、QC、QD四个输出端分别接发光管二极管显示，CP端接连续脉冲或单脉冲。（2）在CP端接连续脉冲，观察CP、QA、QB、QC、QD的波形。（3）画出CP、QA、QB、QC、QD的波形。图7-2 异步二 十进制加法计数器3、自循环移位寄存器 环形计数器。（1）按图11-3接线，将A、B、C、D置为1000，用单脉冲计数，记录各触发器状态。图7-3 环形计数器（一）改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果）。观察计数器能否正常工作。分析原因。（2）按图7-4接线，与非门用74LS10三输入端三与非门，重复上述实验，对比实验结果，总结关于自启动的体会。图7-4环形计数器（二）八、思考题1、怎样使74LS194清零？2、74LS194并行输入数据时，工作模式控制端置于什么状态？实验八 移位寄存器及其应用一、实验目的1、掌握移位寄存器的工作原理。2、熟悉双向移位寄存器74LS194的逻辑功能。3、熟悉二进制码的串、并转换及其传送数据的工作方式。二、实验原理中规模集成电路时序功能常用的有计数器和移位寄存器。移位寄存器是具有移位功能的寄存器，所谓移位功能是指寄存器中所存的代码能够在移位脉冲作用下依次左移和右移。既能左移又能右移的移位寄存器，则称为双向移位寄存器，只需改变左右移位的控制信号即可实现上述双向移位的功能。1. 74LS194就是双向移位寄存器，它是四位双向移位寄存器，具有左移、右移、并行输入数据、保持和异步清零等功能。其功能表见表8-1.其中RD为异步清零输入端，当RD=0时移位寄存器被清零。S1 和S0为工作模式控制端；DIL 和 DIR为别为左移或右移的串行数据输入端；CP是时钟输入端；D0 D1 D2 D3 为并行数据的输入端；Q0 Q1 Q2 Q3 为并行数据的输出端。当S1=1、S0=0时，在CP脉冲上升沿作用下，进行左移操作；当S1=0、S0=1时，在CP脉冲上升沿作用下，进行右移操作；当S0=S1=1时，并行数据的输入端D0 D1 D2 D3的数据在CP脉冲上升沿作用下，送入移位寄存器的输出端；当S0=S1=0时，或CP=0时，移位寄存器“禁止”操作，保持原状态不变。表8-1 74LS194功能表输入输出 引出端功能清零模式时钟串行并行Q0 Q1 Q2 Q3RDS1 S0CPDIL DIRD0 D1 D2 D3清零0X XXX XX X X X0 0 0 0保持1X X0X XX X X X保 持送数11 1X XA B C DA B C D右移10 1X 1X X X X1 Q0 Q1 Q2右移10 1X 0X X X X0 Q0 Q1 Q2左移11 01 XX X X XQ1 Q2 Q2 1左移11 00 XX X X XQ1 Q2 Q2 0保持10 0X0 0X X X X保 持2.74LS194的应用（1）串行并行转换图8-1所示的是七位串行-并行代码转换器，也就是将七位一组的串行代码(P6P5P4P3P2P1P0,高位在前，低位在后)转换成并行代码的转换器，它是由两片74LS194型双向移位寄存器和一个反相器组成电路。图中片2的Q3为最高位既Q7，片1的Q0为最低位，采用右移操作。把串行代码接到片1的DIR端和D0端，使片1的D1=0，D2=D3=1,片2的D0=D1=D2=D3=1,每片的S0接高电平，Q7反向后接到两片的S1端。工作时，先送清零脉冲，使片1和片2的各输出端Q均为“0”。这时Q7=0，使两片的S1都为高电平“1”，即S1S0=11，移位寄存器处于并行置位状态，第一个脉冲作用后，输入端的数据置入两个移位寄存器的输出端，即Q0Q1Q2Q3Q4Q5Q6Q7=P60111111。这时Q7=1，通过反相器，使两片74LS194的S1都为低电平“0”，即S1S0=01，因而两片移位寄存器都处于右移工作模式。第二个CP脉冲后，右移一位，移位寄存器的状态变为P5P6011111。每来一个CP；所有的数码均右移一位，直至第七个CP后，移位寄存器的状态变为P0P1P2P3P4P5P60,Q7=0,使两片的S1=1，这样S1S0=11。此时，移位寄存器完成一组七位串码到并码的转换。下一个CP到来，又进行并行置数，开始第二组七位串行代码到并行代码的转换。图8-1 七位串行-并行代码转换器（2）并行-串行转换图8-2是一种将七位一组的并行代码转换成串行代码的转换器，七位并行输入代码D6D5D4D3D2D1DO加到并行输入端，74LS194的片1的D0接低电平“0”，作为控制转换标志，S1接反馈信号，S0接高电平“1”。片1的DIR恒为“1”。当负向启动脉冲输入时，与非门1输出为高电平“1”，从而使两片74LS194的S1S0=11，因此两片74LS194处于并行置数状态。第一个CP脉冲使并行输入数据移入移位寄存器，即片1的Q0Q1Q2Q