六人智力抢答器的设计.doc

学科分类号：_ 湖南人文科技学院湖南人文科技学院 专科生毕业设计 题目（中文）： 智力抢答器的设计 （英文）： Answer Intelligence Design 学生姓名： 卢丽春 学号 06306136 系 部： 通信与控制工程系 专业年级：电子信息工程技术 2006 级 指导教师： 田 汉 平 职 称： 副教授 湖南人文科技学院教务处制 目 录 摘摘 要要4 4 关键词关键词4 4 第一章第一章 绪论绪论7 7 1.1 课题研究的相关背景 7 1.2 选题的目的和意义 7 1.3 国内外研究现状 8 1.4 课题研究的内容 8 第二章第二章 智力抢答器的实现工具智力抢答器的实现工具9 9 2.1 FPGA 开发工具及语言介绍 .9 2.1.1 Quartus II 的概况 9 2.1.2 硬件描述语言的选择10 2.1.3 Protel DXP 2004 SP2 的概述10 第三章第三章 总体设计方案论论证与对比总体设计方案论论证与对比1111 3.1 方案的论证和对比 .11 3.1 .1 方案一.11 3.1.2 方案二 .12 3.2 智力抢答器的工作原理 .12 3.3 系统结构和模块划分 .13 第四章第四章 单元模块与顶层电路单元模块与顶层电路 VHDLVHDL 程序设计程序设计1515 4.1 超前抢答判别模块 .15 4.1.1 超前抢答判别模块 VHDL 程序设计： 15 4.1.2 超前抢答判别模块元件： .17 4.1.3 超前抢答辨别模块的仿真 .17 4.2 超时抢答判别模块 .18 4.2.1 超时抢答判别模块 VHDL 程序设计： 18 4.2.2 超时抢答判别模块元件图： .20 4.2.3 超时抢答辨别模块的仿真 .21 4.3 二十秒倒计时模块： .21 4.3.1 二十秒倒计时模块 VHDL 程序设计： 21 4.3.2 二十秒倒计时模块元件图： .22 4.3.3 二十秒倒计时模块模块的仿真 .23 4.4 抢答成功按键模块 .23 4 4.4.1 抢答成功按键模块 VHDL 程序设计 23 4.4.2 抢答成功按键模块元件 .24 4.4.3 抢答成功选手按键模块的仿真 .25 4.5 抢答成功报警模块 .26 4.5.1 抢答成功报警模快 VHDL 程序设计： 26 4.5.2 抢答成功报警模块元件图： .26 4.5.3 抢答成功报警模块的仿真 .27 4.6 加减计分模块 .28 4.6.1 加减计分模块 VHDL 程序设计： 28 4.6.2 加减计分模块元件图： .30 4.6.3 加减计分模块的仿真 .30 4.7 数码管上的动态显示 .30 4.8 顶层电路 VHDL 程序设计 36 4.8.1 顶层电路 VHDL 程序：36 4.8.2 顶层电路仿真： .44 第五章引脚锁定和下载硬件测试及实验结果第五章引脚锁定和下载硬件测试及实验结果4545 5.1 实验设备和器件 .45 5.2 引脚锁定 .45 5.3 下载和硬件测试及实验结果 .47 总结与展望总结与展望4848 参考文献参考文献4848 致致 谢谢4949 附录附录5050 附件一：.50 智力抢答器的设计 摘 要 ：本次设计在 EDA 开发平台上运用 QUARTUS6.0 软件和 VHDL 语言设计 四人抢答器电路。电路中设有四个抢答键，可供四人同时抢答；我们利用一个 二十进制计数器,将其输入频率设定为一赫兹,成功实现了二十秒倒计时的功能； 我们利用 VHDL 语言中的 IF 和 CASE 语句结合空操作语句 NULL 实现开始抢答与 超前抢答的区别；各个模块配以一时钟频率由蜂鸣器输出可实现抢答成功、超 前抢答犯规、超时抢答等各种情况的报警效果；本设计采用的是杭州康芯电子 有限公司生产的 GW48 系列/SOPC/EDA 实验开发系统，FPGA 目标芯片型号为 Altera 公司的 Cyclone 系列中的 EPIC6Q240C8。芯片配置成功后锁定引脚下载 即可进行硬件测试：选择实验电路结构图 NO.5，使 CLK1 与 CLKOCK5 相接(接受 1024Hz 时钟频率)，CLK 与 CLOCK0 相接(接受 1Hz 时钟频率)，报警输出接 SPEAK，四位选手分别对应实验箱上的 14 键，键 7 为抢答开始键，当其未按 下就进行抢答则为超前犯规，按下后二十秒倒计时开始，选手进行抢答，键 5、键 6 分别为 add 键、sub 键，对答题正确的，为其加分并按下键 5，或是答 错了就要为其减分并按下键 6，按实验箱上的复位键则可重新开始下一轮的抢 答。 关键词 ：四人抢答器；数码显示；动态显示；信号封锁；犯规报警。 Answer Intelligence Design Abstract ： This design in EDA develops in the platform to utilize QUARTUS6.0 softwares and the VHDL language design four people vie to answer the first electric circuit. In the electric circuit is equipped with four to vie to answer the first key, may supply four people also to vie to answer first; We use a two decade counter, its input frequency hypothesis was one hertz, the success has realized 20 seconds counted when but actually the function; We use in VHDL language IF and the CASE sentence unify spatial operation sentence NULL to realize start to vie to answer first with the difference which vies to answer first in advance; Each module matches by a clock rate outputs by the buzzer may realize vies to answer first successfully, vies to answer first in advance violates a regulation, the overtime to vie to answer first and so on each kind of situation the warning effect; This design uses is GW48 which the HangzhouKang core electron Limited company produces the series /SOPC/EDA experiment development system, the FPGA goal chip model is Altera Corporations Cyclone is row EPIC6Q240C8. After the chip disposes successfully, locks pin downloading then to carry on the hardware test: Choice experiment electric circuit structure drawing NO.5, causes CLK1 and the CLKOCK5 docking (accepts 1024Hz clock rate), CLK and the CLOCK0 docking (accepts 1Hz clock rate), the warning output meets SPEAK, four contestants distinguish in correspondence experiment boxs 14, the key 7 to vie to answer first start the key, when it has not pressed down carries on vies to answer first, then to violate a regulation in advance, presses down the latter 20 seconds countdowns to start, the contestant carries on vies to answer first, the key 5, keys 6 respectively are the add key, the sub key, to answers correctly, awardes marks for it and presses down the key 5, perhaps answered must mistakenly beIt reduces divides and presses down the key 6, may make a fresh start the next round according to the experiment boxs in replacement key viing to answer first. key word: Four people vie to answer first; Digital demonstration; Dynamic demonstration; Signal blockade; Violates a regulation the warning. 第一章 绪论 1.1 课题研究的相关背景 抢答器是一种应用非常广泛的设备，在各种竞赛、抢答场合中，它能迅速、 客观的分辨出最先获得发言权的选手。早期的抢答器只由几个三极管、可控硅、 发光管等组成，能通过发光管的指示辨认出选手号码。随着发展，抢答器的制 作不断的改进，现在大多数抢答器使用了单片机（如 MCS-51 型）和数字集成 电路，也增加了些功能，比如可以显示选手的号码，提前抢答或者超时间的抢 答的计时，选手得分的显示等功能。但是也有很多的不足。比如小规模的数字 逻辑电路比较复杂，而用单片机来做随着抢答组数的增加有时候存在 I/O 口不 足的情况。 本毕业设计的课题利用了 PFGA1进行设计智力抢答器，解决了以往设计方 法中的不足之处，比如增强了时序控制的灵活性，同时由于 FPGA 的 I/O 端口 资源丰富，可以在本设计基础上稍加修改可以设计具有多组输入的抢答器。同 时也使我们能更完整了解 EDA 技术进行的开发流程，从中优化了设计项目，提 高了设计的效率。EDA 的设计工具的设计输入分了两种类型：图形输入和硬件 描述语言输入，这两种形式都能给我们的设计带来了更多的方便。这两种方法 都很容易掌握，于是我们利用了杭州康芯电子有限公司生产的 GW48 系列 /SOPC/EDA 实验开发系统，FPGA 目标芯片型号为 Altera 公司的 Cyclone 系列中 的 EPIC6Q240C8。 1.2 选题的目的和意义 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常需 要一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。所以， 研究智力抢答器具有较强的实际意义。 我采用了 PFGA 来设计，从中巩固了自己的专业知识，也有利于提高自己 分析问题的能力，让理论与实际能得到了完美的结合。对 硬件描述语言 VHDL 语言的掌握也更加的熟练，对于 QuatusII 的设计流程有了更系统的学习。 1.3 国内外研究现状 智力抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合， 但目前所使用的抢答器有的电路比较复杂不便于制作，可靠性低，实现起来很 困难；有的则用一些专用的集成块，而专用集成块的购买又很困难。随着电子 技术的发展，应用系统向小型化，快速化，大容量，重量轻的方向发展，电子 设计自动化 EDA2（Electronic Design Automation）技术应运而生，它是电子 产品及系统开发领域中一场革命性变革，也是高科技化发展的必然产物。EDA 系统为电子产品的开发，电系系统的设计，电子系统工程提供了高度集成的软 件环境，具有完整而自动的实现流程，直观的设计环境，庞大的模拟库，简单 而优良的仿真功能等优势。所以采用了基于 FPGA 设计智力抢答器已经在国内 外广泛的应用。 1.4 课题研究的内容 1、设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答 按钮供抢答者使用。 2、电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出 抢答指令后，若参赛者按抢答开关，则该组指示灯亮并用组别显示电路显示抢 答者的组别，同时扬声器发出“嘀嘀”的双音音响，且持续 23 秒。此时，电 路应具备自锁功能，使别组的抢答开关不起作用。 3、设置计分电路。每组在开始时预置成 100 分，抢答后由主持人计分，答 对一次加 10 分，否则减 10 分。 4、设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显 示电路显示出犯规组别。 第二章 智力抢答器的实现工具 2.1 FPGA 开发工具及语言介绍 2.1.1 Quartus II 的概况 Quartus II 是 Altera 提供的 FPGA/CPLD 开发集成环境，Altera 是世界上最 大的可编程逻辑器件供应商之一。Quartus II 在 21 世纪初推出，是 Max+plusII 的更新换代产品，其界面友好，使用便捷。QuartusII6.0 中允许将软件界面设置 为 Max+plusII 风格，支持 RTL View 也就是通常所讲的能够查看 VHDL 对应的 电路原理图。这个功能对于使用 HDL 进行逻辑设计的人员还是很有用的，一方 面可以充分理解 HDL 和硬件电路的对应关系，另一方面可以更加方便的查找设 计中的错误。同时它支持综合布线和优化，以及功耗的计算。 Quartus II 包括模块化的编译器。编译器包括的功能模块有分析/综合器 （Analysis 与 Synthesis）、适配器（Fitter），装配器（Assembler）、时序分析 器（Timing Analyzer）、设计辅助模块、EDA 网表文件生成器、编辑数据接口 等。可以通过选择 Start Compilation 来运行所有的编译器模块，也可以通过选 择 Start 单独运行各个模块。还可以通过选择 Compiler Tool，在 Compiler Tool 窗口中运行该模块来启动编译器模块。在 Compiler Tool 窗口中，可以打开该 模块的设置文件或报告文件，或打开其他相关窗口。 Quartus II 具有如下的多种设计输入方法：原理图输入和符号编辑、硬件描 述语言、波形设计输入、平面图编辑以及层次设计输入。如此众多的设计输入 方法法帮助设计者轻松的完成设计输入。 Quartus II 处理一个设计时，软件编译器读取设计文件信息，产生用于器件 编程、仿真、时序分析的输出文件。消息处理器可以自动定位编译过程中发现 的错误，编译器还可以优化设计文件。 Quartus II 提供的设计校验功能包括功能仿真与时序分析，用于测试设计的 逻辑操作和内部时序。 Quartus II 编程器使用编译器生成的编程文件对 Altera 器件进行下载编程， 它可以用来进行编程、校验、检查及功能测试。 2.1.2 硬件描述语言的选择 目前最流行的硬件描述语言 VHDL 是 VHSIC（Very-High-Speed Intergrated Circuit）Hardwaer Deacription Language 的缩写形式，于 1986 年由美 国国防部（The United Department of Defense）发起创建，由国际电机电子工 程协会 IEEE 进一步发展，并在 1987 年做为“IEEE 标准 1076”发布，从此， VHDL 语言成为硬件描述语言的业界标准之一，主要用于描述数字系统的结构、 行为功能和接口。除了含有许多具有硬件特征的语句外，VHDL 语言具有很强 的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大 简化了硬件设计任务，提高了设计效率和可靠性。VHDL 在支持各种模式的设 计方法，如自顶向下和自底向上或混合方法方面，以及在面对当今许多电子产 品生命周期的缩短，需 要多次重新设计以融入最新技术、改变工艺等方面都表现出了良好的适应性。 用 VHDL 进行电子系统设计的一个很大的优点是设计者可以专心致力于其功能 的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。 2.1.3 Protel DXP 2004 SP2 的概述 在日新月异的当今社会，随着电子工业和计算机技术的飞速发展，新型的大 规模和超大规模集成电路的不断出现，使得电路板的设计变得越来月复杂和精 确，而传统的手工设计已远远不能满足现在的设计需要。2004 年 Alirum 公司 推出了 Protel DXP 2004，并在 2005 年发布了 Service Pack 2 升级包，其突出特 点是，更贴近工程设计人员的理念，使得工程设计人员更加有效的提高设计效 率。Protel DXP 2004 SP2 的更新几乎涉及 Protel 2004 平台的所有方面，从项 目管理到原理图保存、元件库的创建和管理、PCB 设计、CAM 文件的生成、 FPGA 的设计和 DXP 系统设置。PCB 方面的更新和增强如下：（1）PCB 拼版 能力（2）实心覆铜模式（3）区域图元（4）网络分析器速度的提高（5）多重 剪贴板支持等等。 第三章 总体设计方案论论证与对比 3.1 方案的论证和对比 3.1 .1 方案一 该方案方框图如下图图 3.1： 二十秒倒计时模块二十秒倒计时模块 数数 码码 管管 蜂鸣器蜂鸣器 锁存器模块锁存器模块抢答鉴别模块抢答鉴别模块 按按 键键 输输 入入 图 3.1 方案一方框图 在该方案中，由二十秒倒计时模块、抢答鉴别模块、锁存器模块6等模 块组成蜂鸣器和数码管分别起报警和显示台号的作用。但该方案中的数码管显 示是由七段显示器的形式来显示台号的，由于实验箱电路结构与按键数目的限 定，因此没有采用这种设计方案。 6 3.1.2 方案二 该方案方框图如下图图 3.2： 主持人按下开始键（rst=1） 选手按键输入 抢答辨别模块 超前与超时抢 答模块 二十秒倒计时模 块 抢答成功按键辨 别模块 蜂鸣器 蜂鸣器 抢答报警模块 译码器 加减计分 模块 数码管 动态显示 模块 图 3.2 方案二方框图 此方案中整个电路主要由超前抢答判别模块、超时抢答辨别模块，二十秒 倒计时模块、抢答成功按键模块、抢答报警模块，加减计分模块，动态显示模 块，七个模块组成。其台号的显示都是将信号送入译码器译码之后再由数码管 显示出来，结合前面四位选手的按键及开始键和加减计分键可得实验箱上模式 5 的电路结构满足硬件测试的要求。所以我选定该方案来进行我的毕业设计。 3.2 智力抢答器的工作原理 该设计采用了模块化设计智力抢答器，在抢答比赛中广泛应用，各组分别有一 个抢答按键，设置主持人控制键为 rst，用于控制抢答开始，系统复位键用于 下一轮的抢答，当主持人按下 rst 键时，抢答开始，系统电路具有第一抢答信 号鉴别和锁存功能。在主持人将系统复位并使抢答有效开始后，第一抢答者按 下抢答按钮，则电路应记忆下第一抢答者的组别，并封锁其他各组的按钮，即 其他任何一 组按键都不会使电路响应；系统通过两种方式指示第一抢答者：其一是通过对 应的指示灯亮，数码管显示组别；其二是在第一抢答者成功抢答时，蜂鸣器报 警；设置违规电路单元，当主持人按下复位键清零，但未按下 rst 键之前就有 选手按下抢答按键，这是超前抢答，数码管显示犯规组别且蜂鸣器报警，还设 置 20 秒倒计时电路，当主持人按下 rst 键后就进行倒计时，如果倒计到 0 秒后 仍然有人抢答则为超时抢答，也属于犯规电路，数码管显示犯规组别且蜂鸣器 报警；同时还设置了计分电路，对答对答错的组别进行加减分。 3.3 系统结构和模块划分 根据智力抢答器的设计要求和内部工作原理，可以将系统划分为 7 个模块， 分别是超前抢答判别模块、超时抢答辨别模块、二十秒倒计时模块、抢答成功 按键模块、抢答报警模块、加减计分模块，动态显示模块。 1. 超前抢答辨别模块：chaoqian 当抢答还没有开始的时候，即是（rst 为 0）时，有选手进行抢答，属于犯 规电路，数码管会显示犯规抢答的选手台号且蜂鸣器就会进行报警。 2. 超时抢答辨别模块：chaoshiqd 当抢答开始后（rst 为 1） ，倒计时为 20 秒，当倒计时为 0 秒时， 蜂鸣器就会 进行报警，如果这时候仍然有选手进行抢答，就属于超时抢答犯规电路，数码 管会显示犯规抢答的选手的台号且蜂鸣器就会进行报警。 3. 二十秒倒计时模块: jsq 当抢答开始后（rst 为 1） ，数码管开始显示为 20 秒，然后就进行倒时， 倒计为 0 秒时蜂鸣器进行报警（speak 的输出频率为 clk1 的频率） 。 4. 抢答成功按键模块：qdjb 抢答判别模块的功能是：准确判断出第一抢答者并将其锁存，使其他组的 抢答信号无效，形成第一抢答信号后，用编码译码及数码显示电路显示第一抢 答者的组别，且同时对应的指示灯亮。 5.抢答报警模块:qiangdabao 当主持人按下开始键后，只要有人抢答成功，蜂鸣器就会对其进行报警， 表示抢答结束，系统复位后即可进行下一轮的抢答。 6. 加减计分模块：jfq add 键为加分数键，sub 键为减分数键。当（rst 为 1）就是抢答开始，对 于抢答成功且能把题目答正确的，就通过按 add 键为其加分，且把分数进行锁 存，对于抢答成功但是把题目答错误的，就通过按 sub 键为其减分，且把分数 进行锁存。 7动态显示模块：mux21a1、mux21a2、mux21a3 这采用的二选一多路选择器进行动态的显示，是超前抢答显示台号数的显示、抢答成功 台号数与 20 秒倒计时显示、答对答错加减分分数的显示，这三者进行的动态显示。 第四章 单元模块与顶层电路 VHDL 程序设计 4.1 超前抢答判别模块 4.1.1 超前抢答判别模块 VHDL 程序设计： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity chaoqian is port(clk1,rst:in std_logic; AIN4:in std_logic_vector(4 downto 1); speak:out std_logic; shuma1,shuma2,shuma3,shuma4:out std_logic_vector(3 downto 0); end entity chaoqian; architecture one of chaoqian is signal abc:std_logic_vector(4 downto 0); begin abcshuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1shuma1null; end case; end process; end architecture one; 4.4.2 抢答成功按键模块元件 rst AIN441 shuma130 shuma230 shuma330 shuma430 D1 D2 D3 D4 qdjb inst 图 4.4.1 抢答成功按键模块元件图 抢答成功按键模块元件分析：由模块元件图中看到输入端口为 rst 和 AIN4，其 中 AIN4 分为四个按键从 1 到 4，即是 rst 是主持人来控制的键，AIN4 分别为四 个抢答选手，输出端口有 8 个，分别为 4 个数码管（即 shuma1，shuma2， shuma3，shuma4）和 4 个指示灯（即 D1，D2，D3，D4） ，则数码管显示成功抢 答的选手的台号数，同时相应的指示灯亮。 4.4.3 抢答成功选手按键模块的仿真 （1）波形仿真 将编写的抢答成功选手按键模块 qdjb 的程序设为工程，选用 Altera 公司的 Cyclone 系列中的 EPIC6Q240C8 为目标芯片进行仿真。 仿真结果如下图： 图 4.4.2 抢答成功选手按键模块的仿真图 (2)模块功能分析 由仿真图我们可以看出：抢答开始后,即是(rst=1)时，各位选手可进行 抢答,其中最先抢答的选手的台号将显示于其对应的数码管 shuma 上，且对应的 指示灯亮起来。从仿真波形图上我们可以看出当 4 号选手最先抢答后，其它选 手再按抢答键无效，显示台只显示 4 号选手的台号。且四号台相应的指示灯为 高电平. 4.5 抢答成功报警模块 4.5.1 抢答成功报警模快 VHDL 程序设计： ibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qiangdabao is port(rst,clk1:in std_logic; AIN4:in std_logic_vector(4 downto 1); speak:out std_logic); end entity qiangdabao; architecture one of qiangdabao is begin process(rst,AIN4(1),AIN4(2),AIN4(3),AIN4(4) begin if(rst=1)and (AIN4(1) or AIN4(2) or AIN4(3) or AIN4(4) =1) then speak clk1, rst = rst, AIN4 = AIN, speak = SYNTHESIZED_WIRE_5, shuma1 = chaoshiqd(3 downto 0), shuma2 = chaoshiqd(7 downto 4), shuma3 = chaoshiqd(11 downto 8); b2v_inst1 : chaoqian PORT MAP(clk1 = clk1, rst = rst, AIN4 = AIN, speak = SYNTHESIZED_WIRE_2, shuma1 = chaoqian(3 downto 0), shuma2 = GDFX_TEMP_SIGNAL_0, shuma3 = GDFX_TEMP_SIGNAL_1, shuma4 = GDFX_TEMP_SIGNAL_2); speak rst, add = add, sub = sub, AIN4 = AIN, shuma1 = jfq(3 downto 0), shuma2 = jfq(7 downto 4), shuma3 = jfq(11 downto 8), shuma4 = jfq(15 downto 12), shuma5 = jfq(19 downto 16), shuma6 = jfqq, shuma7 = jfq(27 downto 24), shuma8 = jfq(31 downto 28); b2v_inst3 : jsq PORT MAP(clk = clk, clk1 = clk1, rst = rst, shuma5 = jsq(3 downto 0), shuma6 = jsq(7 downto 4), speak = SYNTHESIZED_WIRE_3); b2v_inst4 : qdjb PORT MAP(rst = rst, AIN4 = AIN, D1 = D1, D2 = D2, D3 = D3, D4 = D4, shuma1 = qdjb(3 downto 0), shuma2 = qdjb(7 downto 4), shuma3 = qdjb(11 downto 8), shuma4 = qdjb(15 downto 12); b2v_inst5 : qiangdabao PORT MAP(rst = rst, clk1 = clk1, AIN4 = AIN, speak = SYNTHESIZED_WIRE_4); b2v_inst6 : mux21a3 PORT MAP(AIN8 = AIN8, c = SYNTHESIZED_WIRE_1, chaoshiqd = chaoshiqd, y = y); SYNTHESIZED_WIRE_0 AIN8, chaoqian = chaoqian, jsq = jsq, qdjb = qdjb, y = SYNTHESIZED_WIRE_6); b2v_inst9 : mux21a2 PORT MAP(AIN8 = AIN8, b = SYNTHESIZED_WIRE_6, jfq = jfq, y = SYNTHESIZED_WIRE_1); END; 4.8.2 顶层电路仿真： 第五章引脚锁定和下载硬件测试及实验结果 5.1 实验设备和器件 （1） 计算机一台 （2） EDA/SOP 实验开发系统 GW48-PK2 1 套 （3） Quartus6.0 开发软件一套 5.2 引脚锁定 选定 NO.5 电路结构,引脚锁定如下图所示: 5.3 下载和硬件测试及实验结果 我们采用的是杭州康芯电子有限公司生产的 GW48 系列/SOPC/EDA 实验开发 系统，FPGA 目标芯片型号为 Altera 公司的 Cyclone 系列中的 EPIC6Q240C8。选 择实验电路结构图 NO.5，使 CLK1 与 CLKOCK5 相接(接受 1024Hz 时钟频率)， CLK 与 CLOCK0 相接(接受 1Hz 时钟频率)，报警输出接 SPEAK，当有人犯规或抢 答成功或是抢答超时，蜂鸣器会发出嘀嘀嘀的报警声。四位选手分别对应实验 箱上的 14 键，键 7 为抢答开始键，键 5 为加分键，键 6 为减分键；当 7 键未 按下就进行抢答则为超前犯规，按下后二十秒倒计时开始，选手进行抢答，对 于抢答成功的选手，相应的数码管就会显示台号数且指示灯会亮起来；倒计为 0 秒后，就有选手进行抢答的则为超时抢答，属于犯规，数码管显示犯规的台 号且蜂鸣器响起来。对于抢答成功的选手且回答问题正确的，就按键 5 对其进 行加分，回答错误的就按键 6 对其进行减分，且把分数进行锁存。按实验箱上 的复位键则可重新开始下一轮的抢答。 总结与展望 总结总结 本设计分别利用原理图设计和硬件描述高级语言（VHDL）设计的优点完成了 对应模块电路的设计，使系统较为简洁合理。利用复杂可编程器件（FPGA）实 现了抢答器的系统功能，使电路引脚定义自如，实际印制板布线灵活，应用可 靠。应用复杂可编程器件的“软硬件”特点，按具体发展要求，还可以对系统 的功能进行再编程设计来不断完善系统功能，缩短设计周期，同时保证设计系 统的高可靠性。 展望展望 毕业设计是在针对某一理论课程的要求同时，也是对学生进行综合性实践 训练，对整个专业知识的大综合的学习，可以进一步提高学生运用课程中所学 的理论知识与实践紧密结合，独立地解决实际问题的能力。在这次毕业设计过 程中使我从中学到许多以前在课本和课堂上所无法学到的，特别是在毕业设计 过程中查找资料的过程中从中学到许多以前在课本和课堂上所无法学到的并从 中体会到许多的乐趣，从而丰富了自己，且自己能分析问题，找出问题的所在， 也解决了问题，且能更加用心的考虑了每个细节，也把专业知识能更加的综合 起来，使自己在每天的学习过程中都有新的收获。在这次设计中遇到了很多实 际性的问题，在实际设计中才发现，书本上理论性的东西和实际运用中的还是 有一定的出入的，所以有些问题不但要深入地理解，而且要不断地更正以前的 错误思维，在运用基于 FPGA 设计中，主要的是解决程序设计中问题，而程序 设计是一个很灵活的东西，它反映了你解决问题的逻辑思维和创新能力。它才 是一个设计的灵魂所在，因此在整个设计过程中大部分时间是用在设计程序上 面的，所以要把握好 VHDL 的基本语法，而且做好各个程序的衔接。所以从中 也得到了更深的思维锻炼。 但是通过这次毕业设计我也发现自己的很多不足之处。在设计过程中我 发现自己考虑问题很不全面，自己的专业知识掌握的很不牢固，所掌握的计算 机应用软件还不够多，我希望自己的这些不足之处能在今后的工作和学习中得 到改善。而且通过这次设计，我懂得了学习的重要性，学会了坚持和努力，这 将为以后的学习和工作做出了最好的榜样！同时该毕业设计也有不足之处，缺 少了设置个主持人读题过程，禁止抢答电路等功能，我将会在以后的学习中继 续学习。 参考文献 1潘松.EDA 技术和 VHDL（第二版）.北京：清华大学出版社，2007 2李宗伯译.VHDL 设计表示和综合.北京：机械工业出版社，2002 3李伟英; 谢完成.基于 EDA 技术的抢答器的设计与实现J. . 科学技术与工程. 2008,(11) 4王全明.数字系统设计与 Verilog HDL.北京：电子工业出版社，2002 5王锁萍.电子设计自动化教程.成都：电子科技大学出版社，2000 6徐志军.CPLD/FPGA 的开发与应用.北京：电子工业出版社，2002 7赵志刚.Protel DXP 实用教程，2007 8王甲琛. 基于 VHDL 语言的 8 路抢答器控制系统设计J. 电脑知识与技术(学术交流). 2007,(05) 9周殿凤. 16 路智力竞赛抢答器设计J.中国现代教育装备. 2007,(06) 10胡丹. 基于 VHDL 的智力竞赛抢答器的设计与实现J.现代机械. 2007,(03) 11刘开绪; 邹立君. 一种竞赛抢答器的设计与实现J.安庆师范学院学报(自然科学版) .2006,(01) 12褚红燕; 沈世斌. 基于 EDA 技术的层次化设计方法在电子抢答器中的应用J.电子工 程师. 2005,(9) 13韩芝侠. 一款工作可靠的智力竞赛抢答器电路的设计与分析J.现代电子技术. 2005,(20) 1