《存储器系统 》PPT课件.ppt

南京理工大学紫金学院 计算机系 陈琳琳,第四章 存储器系统,南京理工大学紫金学院 计算机系 陈琳琳,存储器的分类及分层结构 半导体存储器的分类、工作原理及组成 辅助存储器的分类及工作原理 高速缓冲存储器cache的结构及工作原理 并行存储系统 虚拟存储器,本章学习内容,存储器的分类 1）按与CPU的连接和功能分类,4.1 存储器概述,CPU,主存 内存,辅存 外存,CPU能够直接访问的存储器。 设在主机内部，用于存放当前运行的程序和数据。,Cache,用于解决CPU与主存间速度匹配问题的高速小容量的存储器。 用于存放CPU立即要运行或刚使用过的程序和数据。,辅助存储器属于外部设备，CPU不能直接访问。 为解决主存容量不足而设置的存储器，用于存放当前不参加运行的程序和数据。 当需要运行程序和数据时，将它们成批调入内存供CPU使用。,2）按存取方式分类 随机存取存储器（RAM） 存储器单元的内容可按其地址随机读写。 存取时间与单元的物理位置无关。 只读存储器（ROM） 存储器单元的内容只能随机读取，而不能写入。 用于存放不变的程序和数据，或用作固定存储器（如存放微程序的控制存储器、存放字符点阵图案的字符发生器等）。,顺序存取存储器（SAM） 信息的排列、寻址和读写操作均是按顺序进行，信息在载体上没有唯一对应的地址。 存取时间与信息在存储器中的物理位置有关。 直接存取存储器（DAM） 半顺序存储器 存取方式介于RAM和SAM之间的存储器，既不是完全的随机存取，也不是完全的顺序存取。 典型如磁盘。当进行信息存取时先进行寻道，属于随机方式；然后在磁道中寻找扇区，属于顺序方式。,如：磁带。信息以文件或数据块形式按顺序存放，按顺序存放或读取。,3）按存储介质分类 磁存储器采用磁性材料制成存储器 磁存储器是利用磁性材料的的两个不同剩磁状态存放二进制代码“0”和“1”。早期有磁芯存储器。现多为磁表面存储器，如磁盘、磁带等。 半导体存储器半导体器件组成的存储器 根据工艺不同，可分为双极型和MOS型 双极型速度快，MOS型集成度高，成本低，功耗小 光存储器利用光学原理制成的存储器 通过能量高度集中的激光束照在基体表面引起物理的或化学的变化，记忆二进制信息。如光盘存储器。,4）按信息的可保存性分类 易失性存储器 电源掉电后信息自动丢失，如半导体RAM。 非易失性存储器 电源掉电后信息仍能继续保存，如ROM、磁盘、光盘等。,1）基本概念 存储元件（存储元/存储位）最小的存储单位 存储一位二进制信息的物理器件。 存储元件的条件 有两个稳定状态，可以存储“0”、“1” 。 在外界的激励下，能够可以写入“0”、“1”。 能够识别器件当前的状态，可以读出所存的“0”、“1”。,2. 主存的组成和基本操作,如：一个CMOS晶体管等。,存储单元 可以同时进行读写操作的一组存储元件的集合。 存储体（存储阵列） 把大量存储单元电路按一定形式排列起来，一般排列成阵列形式，即构成存储体，又称存储阵列。 存储单元的地址/地址码 存储体中每个存储单元被赋予的一个唯一的编号以区别不同的存储单元。 要对某一存储单元进行存取操作，必须首先给出被访问的存储单元的地址。,存储单元的编址单位可寻址的最小单位 按字节编址：相邻的两个单元是两个字节。 按字编址：相邻的两个单元是两个字。,字长16位,字长32位,设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,若字长为 32 位,224 = 16 M,按 字 寻址,8 M,4 M,南京理工大学紫金学院 计算机系 陈琳琳,2）主存的最基本组成,时序控制电路,数据寄存器,地址寄存器,存 储 体 / 阵 列,存放要访问的存储单元的地址,地址总线,地址译码与驱动电路,根据CPU发出的读写控制命令，控制对存储单元的读写,读写电路,用于对地址寄存器中的地址进行译码 通过对应的地址选择线到存储阵列中找到所要访问的存储单元 提供驱动信号驱动其完成指定的存取操作,用于暂存从存储器读出(输出)或向存储器中写入(输入)的信息,R/W 存储器操作完成信号 MFC,读主存： 写主存： 1）被读单元的地址MAR 1）被写单元的地址MAR 2）发读命令 2）要写入的数据MDR 3）读出的数据MDR 3）发写命令,3）主存与CPU的连接及主存的操作,CPU,数据总线,地址总线,1）存储容量：存储器所能存储的二进制信息总量。 存储容量的表示MN M表示存储单元个数，N表示每个存储单元可以存放的二进制位数。 在以字节为编址单位的机器中常用字节表示存储容量。,3. 主存的主要技术指标,如：512k16，表示主存有512k个单元，每个单元可以存放 16个二进制位。,如：512k16 = 512k16/8=1KB。,存储容量的主要计量单位： 1K= 210 = 1024 1M= 220= 1024K = 1048576 1G = 230= 1024M= 1073741824 存储器容量与地址线的关系 1K= 210 需要10根地址线 1M= 220 需要20根地址线 256M=228 需要28根地址线,2）速度 访问时间 TA（读写时间 / 取数时间） 一次存储器存取的启动完成所需的全部时间,即：从接到CPU发出的地址信号和读写命令开始 数据读入MDR / 从MDR写入主存结束,存取周期TM （存储周期 / 读写周期） 相邻两次存取操作所需的最小时间间隔 由于半导体存储器一次存取操作后需要有一定的恢复时间， 即TM =TA + T恢复，所以存储周期TM大于取数时间TA,如： MOS型存储器的TM约100ns 双极型TTL存储器的TM约10ns,3）带宽（存储器数据传输率、频宽Bm） 存储器单位时间所存取的二进制信息的位数。 带宽Bm= W/TM （KB/S、MB/S） W存储器总线的宽度，对于单体存储器，W就是数据总线的根数。 提高存储器速度的途径 提高总线宽度W，如采用多体交叉存储方式。 减少TM，如引入Cache。,如W=16位，TM=500ns，则Bm=32Mbit/s=4MB/s,4）价格用每位的价格来衡量 设存储器容量为S位，总价格为C总，每位价格c c = C总 / S C总不仅包含存储器组件本身的价格，也包括为该存储器操作服务的外围电路的价格。 存储器总价与存储容量成正比，与存储周期成反比。 影响存储器性能的还有功耗、可靠性等因素。,4. 存储器层次结构,高,小,快,1）存储器三个主要特性的关系,南京理工大学紫金学院 计算机系 陈琳琳,虚拟存储器,虚地址,逻辑地址,实地址,物理地址,主存储器,（速度）,（容量）,2）缓存-主存层次和主存-辅存层次,4.2 半导体存储器,SRAM（静态随机存取存储器）,DRAM（动态随机存取存储器）,固定掩膜ROM,可编程ROM（PROM）,可擦除可编程ROM（EPROM）,电可擦除可编程ROM（EEPROM）,闪烁存储器（闪存，Flash Memory）,RAM,ROM,半导体存储器的分类,非易失性RAM路由器中可使用,南京理工大学紫金学院 计算机系 陈琳琳,1. 静态RAM工作原理及其芯片结构,1）6管静态基本MOS存储单元电路1位,读：W=高电平，T5、T6导通，数据通过位线D读出。 写：W=高电平，T5、T6导通，数据通过位线D写入。 若写0，D加低电平；若写1，D加高电平。 保持： W=低电平，T5、T6截止，Q的状态不变。,一个MN的芯片 字线地址选择线（地址译码输出） 位线数据线（实际输出一条位线D）,南京理工大学紫金学院 计算机系 陈琳琳,2）静态RAM芯片的结构 存储器芯片把存储体及其外围电路（包括地址译码与驱动电路、读写放大电路及时序控制电路等）集成在一块硅片上，经过封装，引出地址线、数据线、控制线、电源、地线等。 存储器芯片一般做成双列直插形式。,南京理工大学紫金学院 计算机系 陈琳琳, 半导体存储芯片的基本结构,片选线,读/写控制线,（低电平写 高电平读）,（允许读）,（允许写）,南京理工大学紫金学院 计算机系 陈琳琳,半导体存储器芯片一般有两种结构 字片式结构（线选式/一维/单译码） 一根字线控制一个存储单元 对一个存储单元的所有位同时读写 位片式结构（重合式/二维/双译码） 一根行选择线和一根列选择线控制一个存储单元 可对一根行选择线控制的一组存储单元同时进行读写,南京理工大学紫金学院 计算机系 陈琳琳,同一存储单元的不同位，字线相同 不同存储单元的相同位，位线相同 M个存储单元就有M个字线，每个存储单元的N个二进制位都具有2条位线,字片式结构下静态RAM的矩阵特点,W1,W2,D1 D0,字片式结构的存储器芯片(168位),南京理工大学紫金学院 计算机系 陈琳琳,字片式结构的存储器芯片(648位),1,1,1,1,1,1,0,南京理工大学紫金学院 计算机系 陈琳琳,字片式结构的缺点,单译码的方案使得，有多少个存储单元就有多少个译码驱动电路，所需的译码驱动电路较多,南京理工大学紫金学院 计算机系 陈琳琳, 位片式结构下静态RAM基本电路,列地址选择,行地址选择,位片式结构的存储器芯片(1K1位),0,0,位片式结构的存储器芯片(4K1位),1 0 0 0 0 0,0 0 0 0 0 0,0,1,0,南京理工大学紫金学院 计算机系 陈琳琳,译码驱动电路对比,3）静态RAM举例 Intel 2114(1K*4位),双列直插式，18个引脚,10根地址线，用于寻址1024个存储单元,4根双向数据线,读/写控制线,片选信号线,读写电路, 2114的内部矩阵结构,0 0 0 0 0 0 0 0 0 0,64*64矩阵（1K*4=210*4=26*24*4=64 * 16 *4） 64行64根行选择线，一次选中64个存储单元 64列 分成4组每组1个读写电路，1位输出 每组16列16根列选择线，一次选中每组的1列，共选中4列,1）单管动态MOS存储电路,CS有电荷信息= 1 CS无电荷信息=0,无电流,有电流,2. 动态RAM工作原理及其芯片结构,读：W=高电平，T导通。 若D线有电流，则为1，否则为0； 写：W=高电平，T导通。若D线加高电平，对CS充电，则为写1；若D线加低电平，使CS经T放电，则为写0 。 保持：W=低电平，T截止，CS上的电荷不变。,读出信息的过程是CS的放电过程，读操作结束时，CS放电完毕，所以是破坏性读出 CS上不可避免会有漏电流，故电荷只能维持12ms 需要对存储单元恢复状态，称为再生（刷新）,2）动态RAM举例4116 (16K*1位),时序与控制,64*128 存储单元阵列,基准单元,行 译 码,列译码器,128个 读出再生放大器,列译码器,读 出 放 大,基准单元,64*128 存储单元阵列,行 译 码,I/O,缓存器,数据输出,驱动,数据输入,寄存器,DIN,DOUT,行地址 缓存器,列地址 缓存器, TMS4116引脚,读出再生放大器,读出再生放大器,读出再生放大器,一行为128个存储元件,128列地址选择,64行地址选择,64行地址选择,因为电容电荷的泄放会引起信息的丢失，因此动态MOS存储器每隔一定时间需进行一次刷新操作。 刷新的间隔时间主要根据电容电荷泄放速度决定。 设存储电容为C，其两端电压为u，电荷Q=Cu， 则泄漏电流为,3）动态RAM的刷新,动态MOS元件每隔2ms必须刷新一次！,南京理工大学紫金学院 计算机系 陈琳琳,刷新方法 按行刷新。每次由刷新地址计数器给出刷新的行地址，每刷新一行，刷新地址计数器加1。 刷新方式 集中式刷新 分散式刷新 异步式刷新 透明式刷新,南京理工大学紫金学院 计算机系 陈琳琳,按照存储器芯片容量的大小集中安排刷新时间，对所有存储电路进行刷新。在刷新时间内，存储器停止读/写操作（不允许CPU访问）。 CPU的“死区”存储器刷新时间。 优点 系统的存取周期不受刷新工作的影响，读写操作和刷新工作在最大刷新周期内分开进行，控制简单。 缺点 在“死区”内CPU必须停止访存操作，CPU利用率低。,集中式刷新,南京理工大学紫金学院 计算机系 陈琳琳,以4116芯片为例，其存储矩阵为128128（128行），每个存储单元电路都刷新一次需128个周期，故在刷新最大周期内留出128个周期专用于刷新。,刷新最大周期=2ms，存储器的存取周期为500ns， 则刷新时间=128*500ns=64000ns=64s，专用于刷新， 其余1936 s为读写时间。,南京理工大学紫金学院 计算机系 陈琳琳,将系统的存取周期变成2倍的存取周期 第一个存取周期为正常的存储器存取操作周期 第二个存取周期为刷新周期，每次刷新一行。 优点 没有“死区”，每一系统周期都可进行读/写操作。 缺点 没有充分利用所允许的最大刷新间隔(2ms)，且刷新过于频繁，降低了系统的速度。,分散式刷新,南京理工大学紫金学院 计算机系 陈琳琳,以4116芯片为例，其存储矩阵为128128（128行），每个存储单元电路都刷新一次需128个周期，故将128个刷新周期分散到128个存取周期中。,存取周期为500ns，刷新时间为500ns 加入刷新周期的存取周期=500ns*2=1000ns =1s,南京理工大学紫金学院 计算机系 陈琳琳,前两种刷新方式的折中，每隔一段时间刷新一行。,异步式刷新,2ms内刷新128行一行刷新周期=2ms/128=15.6s 存取周期=500ns，15.6s/500ns =31，15.5s刷新一行。前15s即30个存取周期用于读/写操作，后0.5s用于刷新。,以4116芯片为例，其存储矩阵为128128（128行），每个存储单元电路都刷新一次需128个周期。,南京理工大学紫金学院 计算机系 陈琳琳,透明式刷新,利用主存的空闲时间进行刷新。这是一种理想的刷新方式，但由于控制复杂，所以目前应用不多。 目前应用较多的是分散式和异步式刷新。,南京理工大学紫金学院 计算机系 陈琳琳,静态RAM和动态RAM的位片式结构,静态RAM的位片式，虽然存储矩阵有行列地址，但行列地址是一起传送的，芯片实现时没有RAS和CAS引脚 芯片的地址引脚和理论地址位数相同,动态RAM的位片式，存储矩阵有行列地址，而且行列地址分时传送，有RAS和CAS引脚 芯片的地址引脚=理论地址位数/2,南京理工大学紫金学院 计算机系 陈琳琳,4）标准模式下动态RAM典型时序,数据,地址 RAS CAS 数据,数据,行地址有效信号先于列地址有效信号 读时：行读列数据行撤消列撤消读撤消(数据撤消) 写时：行写数据列数据撤消写撤消(列撤消)行撤消,南京理工大学紫金学院 计算机系 陈琳琳,快速页式DRAM（FPM DRAM） 当连续访问同一行的所有列时，可一次性送行地址并使RAS有效，然后只需送列地址即可访问不同的存储单元，从而减少了送行地址的时间，提高了存储器的访问速度。 扩展数据输出DRAM（EDO DRAM） 在存储器输出端设置锁存器暂存读出的数据，从而使一个读写周期结束之前即可启动下一个读写周期的操作，从而使速度提高1/3左右。,5）几种常用的DRAM芯片技术,南京理工大学紫金学院 计算机系 陈琳琳,同步DRAM（SDRAM） DRAM与CPU共享一个系统时钟，以相同的节奏同步工作。每个时钟上升沿开始传递数据，使CPU不需等待了，速度比EDO提高了50%。 DDR SDRAM（双数据率SDRAM） 是在SDRAM基础上发展而来，仍然沿用SDRAM生产体系。DDR内存可以在一个时钟周期内，在时钟的上升沿和下降沿各传输一次数据。 DDR2/3 DDR2/3也采用了在时钟的上升沿和下降沿同时进行数据传输的基本方式，但DDR2/3拥有2/4倍于DDR的预读取系统命令数据的能力，即可一次预取4/8位。,南京理工大学紫金学院 计算机系 陈琳琳,静态RAM和动态RAM的对比,有部分用于刷新,南京理工大学紫金学院 计算机系 陈琳琳,只读存储器的用途 1）存放固定程序，如操作系统的核心部分。 2）作控制存储器，存放微程序。 3）用作函数发生器。 4）存放固定数据，如汉字库，字符发生器。 只读存储器的主要类型 1）固定掩膜ROM 2）PROM 3）EPROM 4）EEPROM(E2PROM) 5）Flash ROM（闪烁存储器）,3. 半导体只读存储器,南京理工大学紫金学院 计算机系 陈琳琳,掩膜ROM,每个存储单元由单管构成 用是否将MOS管接入电路表示信息 在行列交叉处接入MOS管的位为1 未接入MOS管的位为0 制作时即存入所需信息,南京理工大学紫金学院 计算机系 陈琳琳,PROM (一次性编程),南京理工大学紫金学院 计算机系 陈琳琳,EPROM (多次编程 ),可以根据需要写入或擦去原信息，再写入新信息。 顶部的石英窗口透过紫外线擦除原有信息 未编程前每个存储单元的信息都是1，编程就是使用专门的编程器（烧写器）将某些单元写入0,南京理工大学紫金学院 计算机系 陈琳琳,EEPROM,无需专门的编程器，用加电方法直接在电路中擦除 有字节擦写、块擦写和整片擦写方法 擦除电压略高,南京理工大学紫金学院 计算机系 陈琳琳,FLASH ROM,属于EEPROM，性能优于普通EEPROM，可以用较快的速度和较低的电压对信息反复擦写。 BIOS用Flash ROM存放，因此现在称BIOS为Flash BIOS。,4. 半导体存储器的组成,由于一块存储器芯片的容量总是有限的，因此一个存储器总是由一定数量的存储器芯片构成。 要组成一个主存储器，需要考虑的问题： 芯片选择速度、容量、电压、功耗、成本等 芯片数量 芯片连接,南京理工大学紫金学院 计算机系 陈琳琳,芯片数量,芯片容量M1*N1，要求主存容量M2*N2 芯片数量=M2*N2/M1*N1 例：用64K*1的芯片组成256K*8的芯片 所需芯片总数=256K*8/64K*1=32,南京理工大学紫金学院 计算机系 陈琳琳,芯片连接,组成主存的芯片之间的连接（芯片扩展） 主存和CPU的连接（涉及信号线） 主存读写过程 片选信号 读/写控制信号 数据传输, 位扩展（M*N1M*N2）,芯片的容量满足要求，但存储位数不够,所有芯片应同时工作 同时被选中 同时进行读写 读写相同的地址单元,南京理工大学紫金学院 计算机系 陈琳琳,位扩展的连接,各存储芯片的片选线并联，接至CPU访存信号或地址译码输出 各存储芯片的读写线并联，接至CPU的读写控制线 各存储芯片的片内地址线并联，接至CPU地址总线（从低位开始接） 各存储芯片的数据线单独列出，接至CPU的数据总线对应位（从低位开始接）,南京理工大学紫金学院 计算机系 陈琳琳,1）2114容量1K*4，存储器要求容量1K*8 所需芯片数量=1K*8/1K*4=2 2）2片2114的片选线CS并联接CPU的MREQ 2片2114的读写线WE并联接CPU的R/W 2片2114的地址线A0A9并联接CPU的A0A9 1片2114的数据线D0D3接CPU的D0D3，另1片接D4D7,例：用静态RAM 2114构成1K*8的存储器，画出芯片连接图。（CPU访问存储器请求信号为MREQ，读写控制信号为R/W，数据线和地址线从低位开始分配）,南京理工大学紫金学院 计算机系 陈琳琳,位扩展示意图（1K*41K*8）,A0 A9,D7D4,D3D0,南京理工大学紫金学院 计算机系 陈琳琳, 字扩展（M1*NM2*N）,芯片的存储位数满足要求，但容量不够,所有芯片不能同时工作 不能同时被选中,南京理工大学紫金学院 计算机系 陈琳琳,字扩展的连接方式,各存储芯片的片选线接译码器不同输出，译码器输入接至CPU地址总线高位，访存信号可以作为译码器的控制端 各存储芯片的片内地址线并联，接至CPU地址总线低位 各存储芯片的读写线并联，接至CPU的读写控制线 各存储芯片的数据线并联，接至CPU的数据总线,南京理工大学紫金学院 计算机系 陈琳琳,1）芯片容量=16K*8，存储器要求容量64K*8 所需芯片数量=64K*8/16K*8=4 2）4片芯片的读写线WE并联接CPU的R/W 4片芯片的数据线D0D7并联接CPU的D0D7 存储器总地址线=16，片内地址线=14，2根地址线译码 4片芯片的片内地址线A0A13并联接CPU的A0A13 A14A15作为译码输入，4个输出分别接4片芯片的片选端CS，译码器的低电平控制端接CPU的MREQ,例：用16K*8的静态RAM的芯片构成64K*8的存储器，画出芯片连接图。（CPU访问存储器请求信号为MREQ，读写控制信号为R/W，数据线和地址线从低位开始分配，芯片的片选和读写控制信号同2114）,南京理工大学紫金学院 计算机系 陈琳琳,字扩展示意图（16K*864K*8）,A0 A13,D7 D0,南京理工大学紫金学院 计算机系 陈琳琳,对存储器从0开始进行连续编址 片内地址14位，即说明每个芯片内部地址偏移量从0000H3FFFH,南京理工大学紫金学院 计算机系 陈琳琳, 字和位同时扩展（M1*N1M2*N2）,芯片的存储位数和容量均不满足存储器的要求 字和位同时扩展的连接方式 所有芯片的片内地址线并联、读/写控制线并联，连接到CPU地址低位和读写控制线。,南京理工大学紫金学院 计算机系 陈琳琳,同一地址区域内（位扩展）的芯片，片选信号并联，接译码器的同一输出端；不同地址区域内（字扩展）的芯片，片选信号分别接到译码器的不同输出端。 同一地址区域内（位扩展）的芯片，数据线单独列出，接数据总线的对应位；不同地址区域内（字扩展）的芯片，数据线并接，接数据总线。,南京理工大学紫金学院 计算机系 陈琳琳,例：用2114芯片组成2K8位存储器 1）2114容量1K*4，存储器要求容量2K*8 所需芯片数量=2K*8/1K*4=4 2）4片芯片分成2组，每组内2片位扩展，2组间字扩展 2组组内2片2114的读写线WE并联接CPU的R/W、片选线CS并联接*、片内10根地址线并联接CPU的A0A9、1片2114的4位输出接CPU的D0D3，另1片接D4D7 2组组间数据线、读写线、片内地址线：位扩展时已经接好 存储器总地址线=11，片内地址线=10，1根地址线译码（2个与非门） A10分2路，一路接与非门输入，另一路经非门后接另一个与非门输入，MREQ作为2个与非门的第二个输入，2个与非门的输出分别接2组的片选线CS,南京理工大学紫金学院 计算机系 陈琳琳,A0A9,D7D4,D3D0,字位同时扩展示意图（1K*4 2K*8）,0,1,南京理工大学紫金学院 计算机系 陈琳琳,例1:用256K*1位的存储器芯片构成16MB的存储器(存储器按字节编址)，则共需选_块芯片。在这些芯片中，其中_块芯片的A1地址线应对应地接在一起；_块芯片的读写控制线应接在一起；每_块芯片的片选信号线应接在一起；每_块芯片的数据输入线DIN应接在一起。该存储器地址总线至少_位，其中_位用于片选寻址，_位用于片内寻址。若存储器按芯片容量划分若干个地址区域且从0连续编址，则第一个地址区域的最后一个地址为_H，最后一个地址区域的第一个地址为_H。该存储器应选择具有_个输入_个输出的译码器用于片选，一个输出端控制_块芯片的_信号。,512,512,512,8,64,24,6,18,03FFFF,FC0000,6,64,8,片选,南京理工大学紫金学院 计算机系 陈琳琳,例2：某微机系统有16根地址线，8根数据线，地址空间安排为：16K系统程序存储区，用ROM芯片，安排在地址最低区；接着留出16K的设备地址空间；其后的32K作为用户程序区，采用RAM芯片。给定芯片如下，请画出连线图，给出各存储区的地址范围。,ROM,D7D0,A13,A0,RAM,D7D0,A13,A0,读引脚,读引脚,写引脚,南京理工大学紫金学院 计算机系 陈琳琳,容量及芯片数分析,ROM芯片14根地址线，8根数据线 ROM区大小16KB， RAM芯片14根地址线，8根数据线 RAM区大小32KB，, 214*8=16K*8, 214*8=16K*8,需1片16K8位ROM芯片,需2片16K8位RAM芯片,地址分配,南京理工大学紫金学院 计算机系 陈琳琳,ROM,A13A0,RAM,D7D0,A15,A14,RAM,G 2-4译码器,1,南京理工大学紫金学院 计算机系 陈琳琳,多种数据位输出的组织问题,1. 多种输出输出8位、16位、32位等。 2. 芯片与片选控制信号的安排 CPU增加控制信号，控制不同数据的输出,南京理工大学紫金学院 计算机系 陈琳琳,交叉编址内存1M/字节编址,00000H,00001H,00002H,00003H,FFFFEH,FFFFFH,偶存储体,奇存储体,南京理工大学紫金学院 计算机系 陈琳琳,整数边界（1）,机器字长8位,机器字长16位,机器字长16位,未遵循整数边界的要求,整数边界,存储一个8位、16位、32位数据为例,信息在主存中的地址必须是信息宽度（字节）的整数倍。 8位地址=XXX，16位地址=XX0,南京理工大学紫金学院 计算机系 陈琳琳,整数边界（2）,机器字长32位,未遵循整数边界的要求,整数边界,8位地址=XXX 16位地址=XX0 32位地址=XX00,使得大部分数据的存取只用一个存储周期完成，需要浪费一定的存储空间。（以空间换时间的措施）,南京理工大学紫金学院 计算机系 陈琳琳,思考题,请用2K8bit的SRAM设计一个8K32bit的存储器，并画出存储器与CPU的连接原理图。 要求：当B1B0=00时访问32位数据； 当B1B0=01时访问16位数据； 当B1B0=10时访问8位数据。 注意整数边界地址的安排,南京理工大学紫金学院 计算机系 陈琳琳,4.3 辅助存储器,磁表面存储器磁盘、磁带 光存储器光盘 磁表面存储器的基本原理 1）记录介质磁层 把磁性材料涂在载体的表面，形成厚度为0.3 5m的磁层 2）基本原理电磁转换 在不同方向的磁场作用下，磁性材料形成的两种稳定的剩磁状态将信息记录在磁层上。,南京理工大学紫金学院 计算机系 陈琳琳,3）读写元件磁头 由铁氧化体或坡莫合金等高导磁率的材料制成的电磁铁，磁头上绕有读写线圈，可以通过不同方向的电流。,南京理工大学紫金学院 计算机系 陈琳琳,磁表面存储器的读写过程 通过磁头与磁层相对运动进行。由磁头缝隙对准运动的磁层进行读/写操作。 1）写操作,南京理工大学紫金学院 计算机系 陈琳琳,写入100100,电流,磁化位 方向,南京理工大学紫金学院 计算机系 陈琳琳,2）读操作E=N /t 在磁层和磁头的相对移动中，磁化单元经过磁头缝隙发生磁通变化，在读磁头线圈中产生不同方向的感应电势。感应电势经读出放大电路放大和整形，在选通脉冲的选通下，读出原信息。,3. 磁记录方式,根据所要记录的信息，形成不同写入电流的方式 1） 归零制（RZ） 写“1”，则加正向脉冲，写“0”，则加负向脉冲。 每写完一位信息，电流归零。,数据序列,南京理工大学紫金学院 计算机系 陈琳琳,2）非归零制（NRZ） 写“1”，则加正向脉冲；写“0”，则加负向脉冲。 写完一位信息后，电流不归零。,数据序列,南京理工大学紫金学院 计算机系 陈琳琳,3）非归零-1制（NRZ-1）见1就翻法 写“1” ，则写入电流改变一次方向; 写“0” ，则写入电流方向维持不变。,数据序列,南京理工大学紫金学院 计算机系 陈琳琳,4）调相制（PM） 写“1”，则在一个写周期中间使电流从正变负(或相反)； 写“0”，则在一个写周期中间使电流从负变正(或相反)。 连续写多个“0”或多个“1”，则在两个位周期交界处写入电流改变一次方向。,数据序列,南京理工大学紫金学院 计算机系 陈琳琳,5）调频制（FM） 写“1”，则在写周期中间使电流改变一次方向； 写“0”，则写周期中间电流方向不变。 不论写“0”、写 “1”，在两个位周期交界处写入电流总要改变一次方向。,数据序列,南京理工大学紫金学院 计算机系 陈琳琳,6）改进调频制（MFM） 写“1”，则在写周期中间使电流改变一次方向; 写“0”，则写周期中间电流方向不变。 连续写多个“0”，则在两个“0”的位周期交界处写入电流改变一次方向。,数据序列,南京理工大学紫金学院 计算机系 陈琳琳,数据序列,结论：写入线圈上的电流取决于磁记录方式和所要记录的信息。,南京理工大学紫金学院 计算机系 陈琳琳,一个磁头运动寻道，结构简单，成本低。环境要求不高。,4. 磁盘存储器,磁头固定，每磁道一个磁头，环境要求高，没有磁头运动，速度快。,南京理工大学紫金学院 计算机系 陈琳琳,南京理工大学紫金学院 计算机系 陈琳琳,2）磁盘存储器的组成及逻辑结构,主 机,盘 片,磁盘控制器,磁盘驱动器,用于控制磁头与盘片的运动及读写。,接收主机发出的命令和数据 ，转换成驱动器的控制命令和要求的数据格式,存储信息的介质,南京理工大学紫金学院 计算机系 陈琳琳, 磁盘控制器,主机总线插槽中的一块印刷电路板。 磁盘控制器上的接口 系统级接口与主机的接口，控制外存与主机总线之间交换数据。 设备级接口与设备的接口，根据主机命令控制设备的操作。 一个控制器可以控制一台或多台驱动器,南京理工大学紫金学院 计算机系 陈琳琳, 磁盘驱动器,磁盘读写时，1）由磁头定位部件作径向运动寻找磁道； 2）旋转轴驱动部件使盘组旋转寻找扇区； 3）数据转换系统控制读写。,南京理工大学紫金学院 计算机系 陈琳琳,旋转轴驱动部件 包括主轴电机和有关控制电路，其作用是安装盘片，并驱动它们以额定转速稳定旋转。 磁头定位部件 由驱动部件、传动部件、运载部件（小车）组成。驱动磁头沿盘面径向位置运动寻找目标磁道的位置。 数据转换系统 包括磁头、磁头选择电路、读写电路以及索引、区标电路等。其作用是控制数据的写入和读出。,南京理工大学紫金学院 计算机系 陈琳琳, 磁盘信息记录格式及其读写,活动头磁盘结构,南京理工大学紫金学院 计算机系 陈琳琳,盘片结构,0号记录面 1号记录面 最上和最下的记录面不用 8号记录面 9号记录面,可以连续编号，也可以间隔编号,南京理工大学紫金学院 计算机系 陈琳琳,柱面（圆柱面） n个盘面上位于同一半径的磁道形成的圆柱面。 磁盘组的圆柱面数等于盘面的磁道数。 在读/写过程中，各个盘面的磁头总是处于同一个圆柱面上。存取信息时可按圆柱面顺序地进行操作。,南京理工大学紫金学院 计算机系 陈琳琳,活动头磁盘组磁盘地址,某盘片组有8个记录面，每个盘面256条磁道，8个扇区 若主机要访问第5个记录面，第65条磁道，第7个扇区的信息 则主机应向磁盘控制器提供的地址信息为：,0100000l 101 111,南京理工大学紫金学院 计算机系 陈琳琳,扇段的记录格式,每个扇段记录定长数据，读/写操作以扇段为单位一位一位串行进行。每个扇段记录一个记录块。 一个扇段的记录格式,本扇区的地址，并可作为磁盘控制器的同步定时信号,一般采用循环校验码,南京理工大学紫金学院 计算机系 陈琳琳, 磁盘存储器的主要技术指标,存储容量C 所有盘片能记录的二进制信息的最大数量，一般以字节为单位。 格式化容量按照特定记录格式所存储的可使用的信息总量。 非格式化容量记录面可以利用的磁化单元总数。,若磁盘组有n个盘面，每面T条磁道，每条磁道S个扇段，每段B个字节，则格式化存储容量C = nTSB,南京理工大学紫金学院 计算机系 陈琳琳,平均寻址时间（平均存取时间） 平均寻址时间=平均磁道定位时间+平均旋转等待时间,由磁头定位部件把磁头移到相应磁道上所需的时间。 取决于磁头的起始位置与所要求磁道间的距离。 平均磁道定位时间为最大和最小定位时间的平均值。,旋转驱动部件寻找扇区的时间，也称旋转延迟。 旋转等待时间的平均值为磁盘旋转半圈的时间。,南京理工大学紫金学院 计算机系 陈琳琳,存储密度 位密度线密度 沿磁道方向单位长度所能存储的二进制位数。单位是位/英寸(bpi)。 道密度 沿磁盘径向单位长度所包含的磁道数，单位是道/英寸(tpi)或道/毫米(tpm)。 面密度 位密度与道密度的乘积。单位为位/平方英寸,南京理工大学紫金学院 计算机系 陈琳琳,数据传输率 Dr 单位时间内所能传送的数据量。单位为字节/秒(B/s) 。 设磁盘旋转速度为n转/秒，每条磁道容量为N个字节，则 DrnN (B/秒)。 设D为位密度，v为磁盘旋转的线速度，则 DrDv (B/秒) 误码率 出错信息和读出总信息位数之比。 价格 通常采用位价格来比较各种存储器。,南京理工大学紫金学院 计算机系 陈琳琳,5. 廉价/独立冗余磁盘阵列（RAID）,把多块独立的硬盘（物理硬盘）按不同的方式组合起来形成一个硬盘组（逻辑硬盘）。 最大的优点在于提高传输速率和容错功能。 组成磁盘阵列的不同方式称为RAID级别（RAID Levels）。,数据分成数据块保存在N个不同驱动器上，所以数据吞吐率大大提高，驱动器的负载也比较平衡。容量是单个硬盘的N倍。 任一块硬盘故障，整个系统都被破坏，可靠性是一块硬盘的1/N。信息无冗余，也无校验。,RAID0（无冗余）,南京理工大学紫金学院 计算机系 陈琳琳,RAID1（磁盘镜像）,运用磁盘映射，把磁盘阵列中的硬盘分成相同的两组，互为镜像。 当任一磁盘出现故障时，可以利用其镜像上的数据恢复，从而提高系统的容错能力。 实际容量为两块硬盘容量之和的一半，冗余度50%，存储成本较为昂贵。,南京理工大学紫金学院 计算机系 陈琳琳,RAID3（位交错奇偶校验）,南京理工大学紫金学院 计算机系 陈琳琳,RAID5（块级分布奇偶校验）,南京理工大学紫金学院 计算机系 陈琳琳,6. 光盘存储器,利用光学方式读写信息的圆盘 光盘的优点 记录密度高 光盘的缺点 存取时间长，数据传输率低,南京理工大学紫金学院 计算机系 陈琳琳,1）光盘的分类,只读型光盘（Read Only） 以高成本制作出的母盘大批重复压制，使光盘发生永久性物理变化出来的光盘。记录的信息只能读出，不能被修改。 典型产品 影碟LD、数字唱盘CD-DA、小影碟VCD、数字视盘DVD、 CD-ROM。,南京理工大学紫金学院 计算机系 陈琳琳,一次型光盘（CD-R） 用户可在光盘上写入信息，写入信息会使介质的物理特性发生永久性变化，只能写一次，且信息不能再改变。写后可以直接读出。 典型产品 CD-R光盘。,南京理工大学紫金学院 计算机系 陈琳琳,可擦写型光盘（CD-RW/Rewriteable） 可进行随机写入、擦除或重写。介质发生的物理特性改变都是可逆变化，因此是可重写的。 典型产品 MO：磁光盘。利用热磁效应写入数据（不同的磁化方向表示数字 0和1），利用磁光科尔效应读出数据（反射光的偏振面左旋或右旋检测数据1和0）。 PC：相变盘。利用相变材料的晶态和非晶态来写入数据，利用激光扫描反射光强弱的变化读出数据。,南京理工大学紫金学院 计算机系 陈琳琳,2）只读光盘存储器的工作原理,0001010010010101001010,利用激光在记录介质上形成凹坑写入信息，利用激光照射在光盘上反射能力强弱读信息。 1位信息宽度为0.3m，凹坑或凸区的长度是0.3m的整数倍。凹凸交界的正负跳变代表数字1，其他都代表数字0。0的个数是由凹/凸区的长度决定。,南京理工大学紫金学院 计算机系 陈琳琳,3）光盘存储器的技术指标,数据传输率 存储容量 平均存取时间,南京理工大学紫金学院 计算机系 陈琳琳,4.4 高速缓冲存储器(Cache),Cache是位于主存与CPU之间的用于解决CPU与主存速度不匹配的高速小容量存储器。主要用来存放程序中当前最活跃的程序和数据。 集成在CPU芯片中的Cache，称为一级Cache(L1 Cache)；位于主存与CPU之间的Cache则称为二级Cache(L2 Cache)。,CPU,主存 （动态RAM）,高速缓存 （静态RAM）,当CPU需要时直接从Cache中取得，从速度上看，接近Cache；从容量和价格上来，接近主存。,南京理工大学紫金学院 计算机系 陈琳琳,1. 程序访问的局部性原理,程序访问的局部性原理 CPU在一定时间内，只是对主存的局部地址区域进行访问。,例：访问序列为 指令1指令2数据2指令1指令3数据1,南京理工大学紫金学院 计算机系 陈琳琳,2. Cache的工作原理,将主存和Cache划分成同样大小的块,CPU要访问的信息已在Cache命中 CPU要访问的信息不在Cache不命中,Cache替换,0 3,4,通过地址映射将主存块调入Cache,通过替换策略将Cache中已有块替换为新的数据块,南京理工大学紫金学院 计算机系 陈琳琳,3. Cache的结构,1）Cache的结构 Cache存储体调入主存块 地址映射变换机构地址映射 Cache替换机构Cache替换,南京理工大学紫金学院 计算机系 陈琳琳,1）Cache存储体,存放主存字地址或与主存字地址相关的某种标记 用于判别当前Cache是否命中,南京理工大学紫金学院 计算机系 陈琳琳,2）地址映射,直接映射（固定的映射） 全相联映射（灵活性很大的映射） 组相联映射（的折中）,南京理工大学紫金学院 计算机系 陈琳琳, 直接映射,Cache容量=2C块，主存为2m块 将主存和Cache分别从0进行编号 若主存第i 块映射到Cache第j 块，则 j = i mod 2C,南京理工大学紫金学院 计算机系 陈琳琳,直接映射下的主存地址,例：若主存地址=20位，Cache地址=12位，字块大小为8个字 Cache块地址= ？位 主存标记= ？位,9 位,8 位,一个字块包含若干字,南京理工大学紫金学院 计算机系 陈琳琳,直接映射的优缺点,优点 实现简单，映射速度快 缺点 不灵活，块冲突高，存储空间得不到充分利用, 全相联映射,0,1,2c-1,主存块可以映射到Cache的任意一个空闲块,南京理工大学紫金学院 计算机系 陈琳琳,全相联映射下的主存地址,例：若主存地址=20位，Cache地址=12位，字块大小为8个字 主存标记= ？位,17 位,通常为主存字地址,南京理工大学紫金学院 计算机系 陈琳琳,全相联映射的优缺点,优点 映射灵活，块冲突低，存储空间可充分利用 缺点 实现复杂，映射速度慢,南京理工大学紫金学院 计算机系 陈琳琳, 组相联映射二路组相联,组,0,1,2c-1-1,Cache,主存储器,共 2C-1 组，每组内两块,某一主存块 i 按模 2C-1 映射到 Cache的第 j 组直接映射 中的任一块全相联映射,j = j mod 2C-1,南京理工大学紫金学院 计算机系 陈琳琳,组相联映射下的主存地址,例：若主存地址=20位，Cache地址=12位，字块大小为8个字，二路组相联 Cache组地址= ？位 主存标记= ？位,8 位,9 位,南京理工大学紫金学院 计算机系 陈琳琳,3）替换策略,先进先出（FIFO） 哪个主存块先调进来的就先调哪个出去 不考虑块的使用，会造成替换频繁,例：主存块3不在Cache中，若Cache中现有可替换的块有主存的块0，1，2，且0、1、2按序先后调入，CPU刚访问过块0，将要访问主存块3和块0。则在访问主存块3时，在Cache中应替换块 ，在访问块0时，又替换块 。,0,1,南京理工大学紫金学院 计算机系 陈琳琳,例：主存块3不在Cache中，若Cache中现有可替换的块有主存的块0，1，2，且0、1、2按序先后调入，CPU刚访问过块0，将要访问主存块3和块0。则在访问主存块3时，在Cache中应替换块 ，,最近最少使用（LRU） 近期哪个主存块用到的次数最少就调哪个出去 考虑到块的使用，减少Cache的替换次数,1,在访问块0时，不发生替换。,南京理工大学紫金学院 计算机系 陈琳琳,4. Cache的读写,1）Cache的读操作 如果Cache命中，就直接从Cache中读取信息。 如果Cache不命中，则访问主存，传输CPU所需数据，同时将该数据所在的主存块调入Cache。,南京理工大学紫金学院 计算机系 陈琳琳,2）Cache的写操作,如果Cache不命中，就直接把信息写入主存，而与Cache无关。 如果Cache命中，如何保持Cache与主存中的内容一致呢？ 写直达法：即同时写入主存和高速存储器。 写回法：只写入Cache并设修改标记。当该块Cache需淘汰再将内容写回主存。,南京理工大学紫金学院 计算机系 陈琳琳,Cache读写例题,CPU执行一段程序时，Cache完成的存取次数为5000次，主存完成的存取次数为200次（当Cache不命中时才启动主存）。已知Cache的存取周期Tc=40ns，主存存取周期Tm=160ns，求Cache的命中率，平均访问时间和系统访问效率。,南京理工大学紫金学院 计算机系 陈琳琳,1）Cache的命中率H 2）平均访问时间TA 3）系统的访问效率E,H=Nc/（Nc+Nm）= 5000/520096.2%,TA=Tc+（1-H）*Tm = 40+（1-0.96）*160=46.4,E=Tc/TA = 40/46.4 86.2%,南京理工大学紫金学院 计算机系 陈琳琳,Cache的容量与命中率的关系,南京理工大学紫金学院 计算机系 陈琳琳,4.5 并行存储系统,解决CPU和主存间速度、容量匹配问题的方法 高速缓冲存储器 双端口存储器 并行主存系统 虚拟存储技术,南京理工大学紫金学院 计算机系 陈琳琳,1. 双端口存储器,单端口存储器 每次接收一个地址，访问一个编址单元，存取一个字节或一