一种改进的用于FPGA的快速数字锁相环电路设计.pdf

收稿日期: 2008212202 基金项目:国家自然科学基金资助项目(60776023) ;国家 “八六三” 高技术研究发展计划资助项目(2007AA01Z285) 作者简介:谭 聪(1984 ) , 男,硕士研究生.通讯联系人:唐璞山,男,教授,E2mail : pstang fudan. edu. cn. 文章编号: 042727104(2009)0420470207 一种改进的用于FPGA的快速 数字锁相环电路设计 谭 聪,卜海祥,唐璞山 (复旦大学 专用集成电路与系统国家重点实验室,上海201203) 摘 要:设计了一种可以用于FPGA的数字锁相环的集成电路结构.传统的快速逼近设计方法因仅采用单层次 的设计架构,会面临延迟单元数目与精度的矛盾,从而需要消耗大量的逻辑资源及面积.新设计创新性地采用多 层次延迟链的结构,分粗、 细、 微调3级逐次进行延迟补偿.近似于采用多位数(这里相当于3位八进制)代替单 一位数来代表延迟大小,与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积,仅相当于 同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1/ 10 ,及面积的1/ 2.该结构可实现20200 MHz 频率范围并且设计精度可达到100 ps. 关键词:现场可编程门阵列;延迟锁相环;相位锁定环;延迟链 中图分类号: TN 402 文献标志码: A 随着现场可编程门阵列(field2programmable gate array , FPGA)的集成度不断增大,在高密度的 FPGA中,芯片上时钟的分布质量就变得越来越重要.锁相环电路在时钟产生与同步中有着重要应用.锁 相系统是一种能使锁相环的输出时钟信号在频率以及相位上与输入参考时钟信号同步的电路,即系统进 入锁定状态(或同步状态)后,锁相环输出的时钟与输入参考时钟之间相位差为零,或者保持为常数,而频 率则完全相等.这一时钟同步的功能通常由相位锁定环(phase lock loop , PLL)或延迟锁相环(delay lock loop , DLL)来完成1. PLL一般来说是模拟电路,至少需要10 %的时间来仿真调试 ,并且在一种制造工艺 下的一种设计将不能在另一种制造工艺下工作.再加上模拟PLL对辐射、 噪声非常敏感,因此,PLL非常 难以设计,并且常常对于给定的电路或系统不能兼容,在FPGA中应用有一定困难. 目前高性能时钟技术的趋势是采用延迟锁相环2,它是PLL结构的另一种形态,传统的DLL继承了 PLL电路的锁相技术,但去掉了PLL电路内的振荡器部分,采用延迟线将输入时钟延迟时钟周期的整数 倍后输出,从而实现输入输出时钟的同步.目前常见的数字锁相环电路设计主要有2种:一种是快速逼近 开环式数字锁相环(图1) ,另一种是逐次鉴相比较闭环式数字锁相环(图2) . 第48卷 第4期 2009年8月 复 旦 学 报(自然科学版) Journal of Fudan University (Natural Science) Vol. 48 No. 4 Aug. 2009 这2种结构均有其固有缺陷:已知的逐次鉴相比较闭环式数字锁相环结构较为复杂,较难设计.明显 的缺点在于锁定时间过长,常常需要10次以上的循环鉴相周期才能锁定,并且由于是闭环系统,不存在稳 态,需要系统不断耗费资源进行调节,以使输出时钟与输入时钟同步.这个不断的调节过程不仅需要一个 大且复杂的状态机,同时也对时钟网络输入了大量的噪声.正是由于这样的一些原因,逐次鉴相比较闭环 式数字锁相环常常对一些有较高要求的电路不适用3. 传统的快速数字锁相环设计方法仅采用一个层次的设计架构,因此会面临延迟单元数目与精度的矛 盾.常常需要设计很长,甚至上千级的延迟链,及相应长度的锁存器、 译码器、 多路选择器,消耗大量的资源 及面积.而FPGA芯片对面积要求很高,不能容忍大面积DLL的实现方法4. 本设计针对FPGA结构要求,提出了一种改进的快速逼近数字锁相环结构,以适应现在不断扩大的 频率设计范围和设计精度要求.采用了快速数字锁相环电路的设计方法,并改进了延迟链模块的设计采用 了3个层次延迟链进行逐次逼近.这一原理类似于用多位数(这里相当于3位八进制)代替原来的单一位 数来代表延迟大小.与传统的数字锁相环技术相比大大地减少了延迟链数目及设计面积,仅相当于同样工 艺和设计要求下传统数字锁相环技术延迟单元数目的1/ 10 ,及面积的1/ 2.该结构可实现20200 MHz 频率范围,并且设计精度可达到100 ps. 1 传统快速逼近数字锁相环设计方法 Xilinx公司的Nguyen等提出了一种适合FPGA应用的快速逼近数字锁相环结构3 ,526.它通过2个 工作模式或阶段实现输出信号对输入信号的锁定.在 “测量” 模式下,DLL通过控制模块产生输入信号与 输出信号之间补偿时钟沿的差值(该值等于时钟周期与时钟网络延迟之差,如图3所示)来测量需要添加 多余延迟单元的数目.而在 “补偿” 模式下,输入信号将经过这些额外延迟单元的延迟,使得输出信号与输 入信号同步. 该结构的优点在于仅需要通过一次逼近尝试就可以实现锁定,并且在锁相环开关信号关闭后整个系 统处于开环状态下,不需要反复进行重新锁相尝试;同时锁定时间很短,不像逐次鉴相比较闭环式数字锁 相环需要很长的锁定时间.另外,该设计方法不需要设计大量状态机,因此在频率范围及精度要求较小的 情况下,所需要的面积、 资源远小于逐次鉴相比较闭环式数字锁相环. 图4是该快速逼近数字锁相环延迟链单元的结构,该单元由4部分组成:延迟链,锁存器,译码器,多 路选择器.在延迟补偿信号上升沿,延迟链对时钟信号进行逐级延迟,每一级延迟后的信号都将被送到锁 存器.在延迟补偿信号的下降沿,锁存器关断.锁存器中存储的数据(“00111”)中 “1” 的个数代表了在 延迟补偿信号上升沿与下降沿之间输入信号所通过延迟链的单元数目.如 “00111” 代表延迟补偿信号长 短在34个延迟单元之间. 但是这种结构由于仅采用单层次的设计架构,因此会面临延迟单元数目与精度的矛盾.若FPGA需 要锁相环电路提供频率范围在20200 MHz ,精度大于100 ps的时钟信号,则需要至少512级的延迟链 单元.另外,由于锁存器所需要的数目与延迟链相同,则需要512级锁存器,51210的译码器,及5131 174 第4期谭 聪等:一种改进的用于FPGA的快速数字锁相环电路设计 多路选择器.因此采用这种结构的DLL ,当频率调节范围扩大和精度提高时,需要采用大量的延迟链、 锁 存器、 译码器和多路选择器,从而消耗大量的逻辑资源及面积.对FPGA来讲,如此大的面积和资源占用, 是不切实际的. 本文特别针对FPGA的结构特点,对上述结构的快速逼近数字锁相环进行改进,在实现较高的频率 设计范围和设计精度的前提下,有效的减少了单元面积和逻辑资源占用率. 2 改进的快速逼近数字锁相环 2. 1 整体架构 图5是改进后的快速逼近数字锁相环的整体结构7212.主要由补偿时钟差值的时钟控制模块,延迟链 模块,相移模块,频率合成模块等4部分组成.与上述单层延迟链结构的快速逼近数字锁相环结构相比,本 设计通过对延迟链模块和相移模块进行(图5圆角虚线框内)优化,减少了DLL电路面积,并提高了设计 性能. 图5 改进的快速逼近数字锁相环的整体结构 Fig. 5 Complete structure for the improved fast locking DLL 2. 2 电路实现 采用单层延迟链的数字锁相环,仅含有1级延迟时间为a的延迟链(图6) ,当设计要求频率范围增大 (特别是低频,相当于可能补偿的延迟长度加长)和延迟精度提高时(相当于a值变小 ) , 不得不通过增加整 个延迟链的单元数目来满足设计要求.因此正如上文所提到的,采用这种结构的DLL ,当频率调节范围扩 大和精度提高时,需要采用大量的延迟链,以及相应的锁存器、 译码器和多路选择器,从而消耗大量的逻辑 资源及面积,对FPGA来讲,如此大的面积和资源占用,是不切实际的. 本设计将1级延迟链分解为3级不同层次的延迟链(图7) ,根据精度分别对输入时钟信号进行3级 延迟补偿.第1级粗调延迟补偿由8个延迟时间为64a的单元组成,第2级细调延迟补偿由8个延迟时间 为8a的单元组成,第3级微调延迟补偿由8个延迟为a的延迟单元组成(图中每级只画了3个单元 ) . 使用分级延迟补偿的方法,能够使在补偿延迟加大的情况,保证精度,并且大大减少了延迟单元的数 目.这一原理类似于用多位数代替单一位数来代表延迟大小,这里相当于3位八进制的数来表示.如在原 设计中需要使用512级延迟单元的情况下,改进设计仅需要8个64a(粗调延迟长度)延迟单元,8个8a (细调延迟长度)延迟单元,8个a(微调延迟长度)延迟单元,总共24个延迟单元,仅为单层延迟链结构延 274复 旦 学 报(自然科学版)第48卷 迟单元数目的1/ 20 ,大大减少了延迟单元所占的面积,并且也相应地减少了每个延迟单元所对应的锁存 器,译码器和多路选择器的数目. 实际应用中(图8) ,通过延迟调整阶段的闭环模型,不断比较输入时钟信号和输出时钟信号时钟边沿 之间的差值,通过图中的反向多路选择器和计数器来控制不同层次延迟链补偿的选择,确定选择某一层次 的延迟链(选择粗调链,细调链或微调链)对输入时钟信号进行延迟补偿.高层的延迟补偿完成后,较低层 次延迟补偿自动将高层次的延迟补偿相加,最后将依次经过从高到低3个层次延迟补偿的时钟信号输出 到外部时钟网络.正如图7中的简图示意,来快速实现对延迟的补偿. 图8 改进的快速逼近数字锁相环的延迟链模块设计 Fig. 8 Design of delay line module for improved fast locking DLL 为了产生0,90,180,270 的相移,由于这4种相移之间分别间隔90,因此需要将一个360 的完整 周期除以4来得到.而上述改进的快速逼近数字锁相环由于采用了3级延迟链结构,在处理相移时也需要 相应地在3个层次上分别处理1/ 4时钟周期7.并且由于3个层次的延迟单元类似于多位数(在这里类似 8进制数多位数)除法,需要在将一个整周期除以4的时候考虑可能发生的借位情况.如高位(粗调延迟 链)除不尽4 ,可以将余数在低位(细调或微调延迟链)处理.而这些多位数除法,借位的算法讲均通过译码 器译码送入多路选择器来实现. 如图 9( 见第474页 ) , 左边一系列译码器(包括当前位译码和从高位来的借位译码)决定1/ 4周期所 对应的每一级的延迟链的长短.而当0 相移信号输入后,信号将从高到低位先后经过由各级译码器所选 择的每一级延迟链与多路选择器,从而输出经过了1/ 4时钟周期延迟的90 相移信号.而同样的90 相移也 相应地经过同样的多层次延迟链,由译码器选择的多路选择器产生180 相移.以此类推180 信号也经过 同样的多层次延迟链产生270 相移,从而实现锁相环的相移功能. 3 电路测试和仿真 3. 1 锁相环仿真结果 本次设计采用SMIC 0. 18m工艺,采用全定制和半定制相结合的设计方法.在整体结构的3部分 中,延迟补偿与周期测量及相移部分采用全定制,使用Virtuoso工具进行电路图schematic及版图的绘 374 第4期谭 聪等:一种改进的用于FPGA的快速数字锁相环电路设计 图9 改进的快速逼近数字锁相环的相移模块 Fig. 9 Phase shift module for improved method of fast locking DLL 制.而时钟控制部分采用半定制方法,采用Verilog语言编程,再进行DC(Design Compiler)综合后Astro 自动布局布线得到,最后将两部分拼接并用Mentors2ADMS工具进行数模混合仿真. 如图10为传统的快速数字锁相环Hspice仿真结果,图中t0 ,t1之间为输入时钟信号GCL K(global clock)与输出反馈信号 FBCL K(feedback clock)之间的延迟,锁相环的作用就是使输入信号 GCL K与输 出信号FBCL K保持同步.这里通过产生延迟链输入信号C0产生补偿延迟的上升沿,同时产生一个使能 信号Reg_en将补偿延迟的下降沿送入锁存器.上升沿与下降沿之间的时间t2t3为需要补偿的延迟大小. 在测量时钟周期时同样也是通过产生C0信号送入延迟链作为补偿延迟的上升沿,而使能信号RegP en 信号将补偿延迟的下降沿送入锁存器,上升沿与下降沿之间的时间差值t2t4为一个时钟周期的长度.当 调节结束后时刻t5输入信号GCL K与输出信号FBCL K处于同步状态. 图10 传统的快速数字锁相环Hspice仿真结果 Fig. 10 The simulation results of traditional fast locking DLL Hspice 如图11所示为本次设计的仿真波形,可见由于采取了3个层次的延迟链,因此锁定时间比普通的快 速数字锁相环要慢,在同样输入信号GCL K周期下锁定时间大概为原设计方案的3倍.本次设计通过一 个计数器及反向多路选择器来控制选择信号进行哪一个层次的比较与补偿.如图可见输出信号在不同层 次的比较补偿下分3个阶段不断地与输入信号趋近.当计数器记数大于3以后将停止记数,并且锁定完成 474复 旦 学 报(自然科学版)第48卷 信号(图中DLL_done)输出高电平,在该阶段输出信号经过了3个阶段的延迟补偿已与输入信号同步,并 将在DLL打开状态下(DLL_on为高)的情况下一直保持.当DDL关闭(即DLL_on为低)后,DLL功能消 失,输出信号重新回到初始状态. 图11 改进的快速数字锁相环Hspice仿真结果 Fig. 11 The simulation results of improved fast locking DLL Hspice 3. 2 锁相环性能比较 表1为几种在FPGA应用的数字锁相环性能比较.其中Spartan IIE为Xilinx公司Spartan系列中的 一种FPGA ,采用逐次鉴相比较闭环式数字锁相环方法,Xilinx Andy指Xilinx公司的工程师Nguyen等 所提出来的传统的快速数字锁相环电路的设计方法.可见在采用同样的0. 18m工艺情况下,改进后的 DLL设计在性能上有了较大提高,延迟单元数目大大减少了,且大约只相当于其他设计方法的1/ 10 ,而所 占用的芯片面积仅相当于Xilinx Spartan IIE及Xilinx Andy的1/ 6. 表1 几种数字锁相环性能比较 Tab. 1 Comparison between different methods of DLL design 工作频率/ MHz锁定时间/ cycle锁定精度/ ps芯片面积/ mm2延迟单元个数延迟单元层数 Spartan IIE1320300 100600. 171 0241 XilinxAndy320200131000. 491 0241 本设计20200391000. 081 0243 当然由于采用3层次结构,在设计与精度调节上不可避免地增加了复杂度和困难.在锁定时间上也慢 于采用快速逼近方法的Xilinx_Andy ,大约是前者的3倍时间,但是仍然远远小于采用逐次鉴相比较闭环 式数字锁相环方法的Spartan IIE ,并且在其它主要性能指标上如工作频率,锁定精度上其他方法相当. 本设计的改进型快速数字锁相环,在传统方法基础上解决了传统的快速逼近设计方法因仅采用单层 次的设计架构,会面临延迟单元数目与精度的矛盾,从而需要消耗大量的逻辑资源及面积的问题,创新性 地设计出一种适用于FPGA应用的,采用多层次延迟链的结构,分粗、 细、 微调3级进行延迟补偿.这一原 理类似于用多位数(这里相当于3位八进制)来表示代替原来的单一位数来代表延迟大小.该改进方法大 大减少了所需要的延迟单元数目,减小了芯片面积.并且延迟单元数目不再会随着频率范围及精度的改变 大幅度的变化,仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1/ 10 ,及面积的1/ 2.该结构可实现20200 MHz频率范围并且有设计精度可达到100 ps.而相对与逐次鉴相比较闭环式数 字锁相环的方法,该结构不需要大的控制状态机,锁定时间短,延迟单元少,开环结构,输出状态稳定,噪声 小等优点.具有一定的实用价值. 参考文献: 1 Razavi B. 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