数字电路与逻辑设计6中规模常用时序逻辑电路(3个芯片的介绍.ppt

第七章 常用中规模时序逻辑电路,71 计数器 72 寄存器和移位寄存器 73 脉冲序列信号发生器,7490（异步二-五-十计数器）,74194（四位双向移位寄存器）,74161（可预置的四位二进制同步计数器）,常用中规模同步时序器件：计数器和寄存器。,第七章 常用中规模时序逻辑电路,1 计数器的概述 1 计数器概念模的概念 2 计数器分类 2 异步计数器 3 同步计数器,7.1 计数器,计数器用以统计输入脉冲CP个数的电路。,计数器的分类：,一 计数器概述,计数器的“模” ：计数器累计输入脉冲的最大数目。也为电路的有效状态数。如M6计数器，又称六进制计数器。,二 异步计数器,1 异步二进制计数器(实验十三、十四) 1异步二进制加计数器 2异步二进制减计数器 *3异步二进制可逆计数器 2 中规模异步计数器 1电路符号和引脚含义 2逻辑功能 3应用,1、二进制异步计数器 二进制异步加法计数器（4位）,工作原理： 4个JK触发器都接成T触发器。,每来一个CP的下降沿时，FF0向相反的状态翻转一次； 每当Q0由1变0，FF1向相反的状态翻转一次； 每当Q1由1变0，FF2向相反的状态翻转一次； 每当Q2由1变0，FF3向相反的状态翻转一次。,作出该电路的时序波形图和状态图。,由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。,（1） 异步二进制计数器 1异步二进制加计数器,用D触发器如何实现？,工作原理： 3个JK触发器都接成T触发器。,2异步二进制减计数器,*3异步二进制可逆计数器,用D触发器如何实现？,（2） 中规模异步计数器,二五十进制异步计数器（7490） 1电路符号与引脚符号,14个引脚的集成芯片 6个输入端，4个输出端 QAQBQCQD为数据输出端 S91和S92 为直接置位端 R01和R02为直接复位端 CPA和CPB分别为脉冲输入端 电源VCC（5脚） 地GND（10脚）,逻辑功能,直接复位 置9 计数,R01*R02=0 且S91*S92=0,2应用 1）构成二进制和五进制计数器 i)一位二进制计数器,ii)一位五进制计数器,2）构成十进制计数器 8421码,5421码,2）构成十进制计数器 8421码,5421码,8421码模10计数器状态表,5421码模10计数器状态表,3）构成九进制计数器（采用反馈复位法）,&,1 0 0 1,1,0 0 0 0,状态图：,高位,低位,4）构成二十四进制计数器 5）构成六十进制计数器 *6）构成100分频器、1000分频器,构成100进制,QA QB QC QD CPA 7490 CPB （I）,QA QB QC QD CPA 7490 CPB （II）,高位,低位,S91 S92 R01 R02,S91 S92 R01 R02,7490构成24进制,常见中规模异步计数器： 1、十进制（BCD）异步计数器 7490 74290 74390 74490 2、二进制异步计数器 7493 74293 74393 3、可预置数的十进制计数器 74176 74196 4、可预置数的二进制异步计数器 74177 74197,三、 同步计数器,1同步二进制加计数器 2同步二进制减计数器 *3同步二进制可逆计数器,1）同步计数器,2 ）中规模同步计数器,1电路符号和引脚含义 2逻辑功能 3应用,分别用J-K 触发器和D触发器设计一个三位二进制加计数器。,推广到n位二进制计数器,1同步二进制加计数器 用JK触发器实现n位二进制同步加计数器，驱动方程为： J0K01 J1K1Q0 J2K2Q1Q0 J3K3Q2Q1Q0 Jn1Kn1Qn-2Qn-3Q1Q0,用D触发器实现n位二进制同步加计数器，驱动方程为： D0Q0 D1Q1Q0 D2Q2(Q1Q0) D3Q3(Q2Q1Q0) Dn1Qn-1（Qn-2Qn-3Q1Q0）,（1）同步计数器,（实验十四：3、4）,1同步二进制加计数器 用JK触发器实现n位二进制同步加计数器，驱动方程为： J0K01 J1K1Q0 J2K2Q1Q0 J3K3Q2Q1Q0 Jn1Kn1Qn-2Qn-3Q1Q0 ZQn-1Qn-2Q1Q0,用D触发器实现n位二进制同步加计数器，驱动方程为： D0Q0 D1Q1Q0 D2Q2(Q1Q0) D3Q3(Q2Q1Q0) Dn1Qn-1（Qn-2Qn-3Q1Q0）,（1）同步计数器,（实验十四：3、4）,2同步二进制减计数器 用JK触发器实现n位二进制同步减计数器，驱动方程为： J0K01 J1K1Q0 J2K2Q1Q0 J3K3Q2Q1Q0 Jn1Kn1Qn-2Qn-3Q1Q0 *3同步二进制可逆计数器,用D触发器实现n位二进制同步减计数器，驱动方程为： D0Q0 D1Q1Q0 D2Q2(Q1Q0) D3Q3(Q2Q1Q0) Dn1Qn-1（Qn-2Qn-3Q1Q0）,2同步二进制减计数器 用JK触发器实现n位二进制同步减计数器，驱动方程为： J0K01 J1K1Q0 J2K2Q1Q0 J3K3Q2Q1Q0 Jn1Kn1Qn-2Qn-3Q1Q0 Z=Qn-1Qn-2Q1Q0 *3同步二进制可逆计数器,用D触发器实现n位二进制同步减计数器，驱动方程为： D0Q0 D1Q1Q0 D2Q2(Q1Q0) D3Q3(Q2Q1Q0) Dn1Qn-1（Qn-2Qn-3Q1Q0）,（2） 中规模同步计数器 可预置的四位二进制同步计数器（74161） 1电路符号和引脚含义,16个引脚的集成芯片 9个输入端，5个输出端 QAQBQCQD为数据输出端 CP为脉冲输入端 T和P为使能输入端 电源VCC（16脚） 地GND（8脚） OC/RCO为溢出进位输出端 Cr /Rd为异步清零端 LD为同步预置端,2逻辑功能,异步清零 同步预置 保持 计数 当同步计数器加到“1111”时，OC=TQAQBQCQD=1,(a) 外引线排列图 (b) 逻辑符号,74161型四位同步二进制计数器的功能表,74161工作原理波形图,Cr 清除,Ld 置入,D0 D1 D2 D3,Q0 Q1 Q2 Q3,CP 时钟,数 据 输 入,P 允许,T 允许,输 出,串行进位 输出 Occ,异步 同步 13 14 15 0 1 2 清除 预置 计数 禁止,3应用 1）构成十六进制计数器,2）构成十进制计数器 i)采用反馈复位法,ii)采用反馈预置法（一),设初始状态为 0000,（预置功能）,（清零功能）,思考：请问还有别的预置方法吗？,i)采用反馈复位法（清零功能）,当 Q3Q2Q1Q0=1010 时， 计数器清零。,设初始状态为 0000,iii)采用反馈预置法（二),1 1 1 1,1,0,0 1 1 0,思考: 请问用此种方法如何构成模5计数器？ 扩展到N进制呢N16,设初始状态为 0110,当 Q3Q2Q1Q0=1111 时，即OC输出为1时，计数器预置数0110。,后10个数,预置数=(16-N)2,采用反馈置位法（预置功能）,当 Q3Q2Q1Q0=1101 时， 计数器预置数0100。,设初始状态为 0100,另一解法,3）构成256进制计数器（采用同步连接和异步连接）,147进制计数器,147进制计数器,4）分析74161构成的电路，问这是多少进制计数器；有无挂起现象.假设初始状态QDQCQBQA=0000。,分析：假设初始状态QDQCQBQA=0000，CrLD=10：预置数DCBA=0100， 则CrLD=11：计数0100-0101-0110-0111-1000， 此时QC=0,则LD=0开始预置1100，则LD=1计数，1101-1110-1111-0000，预置0100。由此判断为十进制。 六种无效状态代入判断是否有挂起。,状态图：,可知：该电路有自启动功能，即无挂起现象。,常见中规模同步计数器： 1、十进制（BCD）同步计数器 74160 74162 2、二进制同步计数器 74161 74163 3、可预置的可逆十进制计数器 74168 74190 74192 4、可预置的可逆二进制计数器 74169 74191 74193,72 寄存器和移位寄存器,寄存器和移位寄存器是常用的时序逻辑电路，能接受、发送和存放数据，具有记忆、清零、预置等功能，而且能对数据进行移位。 每个触发器能存放一位二进制数，n个触发器能存放n位数据。 寄存器的三个基本特征：数据存得进，记得住，取得出。 四位基本的寄存器：,中规模集成移位寄存器,通用的双向移位寄存器（74194） 1电路符号和引脚含义,16个引脚的集成芯片 10个输入端，4个输出端 QAQBQCQD为并行数据输出端 QA 为左移串行数据输出端 QD 为右移串行数据输出端 AD为并行数据输入端 DR 为右移串行数据输入端 DL 为左移串行数据输入端 CP为移位时钟脉冲输入端 S1和S0为使能输入端(控制端） 电源VCC（16脚） 地GND（8脚） Cr 为异步清零端,2逻辑功能,异步清零 静态保持 并行送数,右移 左移 动态保持,3应用 1）构成环行计数器,有挂起现象。,QA QB QC QD,Q0Q1Q2Q3,CP,状态转移路线,有效循环,无效循环,无自启动特性的环型计数器，如何让其能自启动？,通常先预置数，再移位计数。,如：,典型移位计数器, 有自启动特性的环型计数器,特点：每个时钟周期只有一个输出端为1（或0）。 不需译码电路。 具有自启动特性，消除了无效循环。,2. 扭环形计数器,2）构成扭环行计数器,偶数分频器,2分频 4 6 8,状态图：,QAQBQCQD,（2）扭环形计数器,(D0=Q3),状态图,3）构成奇数分频器,七分频,五分频、三分频如何构成？,1 2 3 4 5 6 7 8 9 10 11 12,七分频器波形图,QA QB QC QD,0 0 0 0,1 0 0 0,1 1 0 0,1 1 1 0,1 1 1 1,0 1 1 1,0 0 1 1,0 0 0 1,1 0 0 0,1 1 0 0,1 1 1 0,1 1 1 1,0 1 1 1,例：用74194 构成序列01100101的序列发生器。,0 1 1 0 0 1 0 1,分析：序列全部产生需要 8 个时钟周期，则需要的移位级数（触发器个数）为3，即用到移位寄存器的3级移位，选用Q3Q2Q1。序列由Q1输出，右移位。设初始状态为101。,0 0 1 1 0 1 0 1,0 1,4）构成序列发生器,卡诺图化简,4）并行串行的转换,0,1,1,0,0,1,0 N1 N2 N3,N4 N5 N6 N7,1,1 0 N1 N2,N3 N4 N5 N6,1 1 0 N1,N2 N3 N4 N5,1 1 1 0,N1 N2 N3 N4,1 1 1 1,0 N1 N2 N3,1 0 N1 N2,1 1 0 N1,1 1 1 0,0,N7,N6,N5,N4,N3,N2,N1,常见中规模移位寄存器： 1、串入/并出移位寄存