《计算机逻辑部件》PPT课件.ppt

1,第二章 计算机逻辑部件,计算机逻辑门 加法器,2,2.3计算机逻辑门,几种门电路的逻辑符号 与门 或门 反相门 与非门 或非门 与或非门 异或门 同或门,3,2.4计算机常用逻辑电路,组合逻辑电路 电路的输出状态仅和当时的输入状态有关，而与过去的输入状态无关。 加法器、ALU、译码器、数据选择器 时序逻辑电路 输出状态不但与当时的输入有关，而且与电路在此以前的输入状态有关。也就是说具有记忆功能，如寄存器、计数器等。,4,二进制数的运算及其加法电路,1)二进制数的相加 例： 1 0 1 1 1 0 1 1 +)1 +)1 0 +)1 1 0 1 1 1 0 1 1 1 1 0 1 1 0,5,二进制数的相加,特点：从右向左逐位相加，第二位起还要加进位。,如：,1 0 1 0 0 1 0 0 （A）,+ 1 0 1 1 1 1 0 0 （B）,D7 D6 D5 D4 D3 D2 D1 D0,0,0,0,1,0,1,0,1,1,1,1,0,1,C：进位标志=1,0,0,0,A：辅助进位标志=1,（S=A+B）,（C）,6,2）半加器电路,针对D0位两数A0与B0相加，得一位结果S0及一位进位C1,即得逻辑代数表达式： S0=f(A0,B0) C1=f(A0,B0),电路设计过程：,S0=A0 + B0 C1=A0 B0,&,=1,A0 B0,S0,HA,C1,C1,S0,A0 B0,真值表,布尔函数式,电路,电路符号,7,3）全加器电路,针对Di位两数Ai与Bi相加，得一位结果Si及一位进位Ci+1,即得逻辑代数表达式： Si=f(Ai ,Bi ,Ci) Ci+1=f(Ai,Bi ,Ci),电路设计过程：,Si=Ai + Bi + Ci Ci+1=Ai Bi + Ai Ci + Bi Ci,&,=1,Ai Bi Ci,Si,FA,Ci+1,Ci+1,Si,Ai Bi,真值表,布尔函数式,电路,电路符号,&,&,1,Ci,8,4）十六位二进制加法电路,HA,C1,S0,A0 B0,FA,C2,S1,A1 B1,Ci,FA,Ci+1,Si,Ai Bi,FA,C15,S14,A14 B14,FA,C16,S15,A15 B15,C14,1 0 1 1 1,1 0 1 1 1,0,1,1,1,1,1,1,0,0,0,0,1,例如 计算1000000011000011+1000000011000011,计算结果：1000000011000011+1000000011000011 =000000011000110,计算结果的状态：最高位有进位CF=1，辅助进位有进位AF =1，结果不等于零ZF=0，结果中1的个数为4（偶数个）PF=1,9,5）可控反相器及加法减法电路,FA,C1,S0,A0 B0,FA,C2,S1,A1 B1,Ci,FA,Ci+1,Si,Ai Bi,FA,C15,S14,A14 B14,FA,C16,S15,A15 B15,C14,0,1,0,1,1,0,1,1,0,1,0,1,例如 计算1000000011000011 - 1000000011000011,计算结果：1000000011000011 - 1000000011000011 =000000000000000,=1,=1,=1,=1,=1,SUB,1 0 1 1 1,1 0 1 1 1,1 0 1 1 1,0 1 0 0 0,=1,1,计算结果的状态：最高位有进位CF=1，辅助进位有进位AF =1，结果不等于零ZF=1，结果中1的个数为0（偶数个）PF=1,10,位间进位是串行的，Fi的形成必须等Ci-1的到来 111 + 001,C4,N位并行加法器,11,超前进位加法器 对加法器的进位信号做快速处理 对进位公式分析(化简) Cn = Xn Yn + Xn Cn-1 + Yn Cn-1 变形得下式： Cn= Xn Yn (Xn + Yn ) Cn-1,12,得出： C1=X1Y1+(X1+Y1)C0 C2=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(X1+Y1)C0 C3= X3Y3+(X3Y3)X2Y2 + (X3Y3)(X2+Y2)X1Y1 + (X3Y3)(X2+Y2)(X1+Y1)C0,13,Pi和Gi函数 Pi= Xi+Yi Gi= XiYi P：进位传递函数(Carry Propagate function） G：进位产生函数(Carry Generate Function),两个进位函数,14,Pi的逻辑含义： 当Pi=1时，如果低位有进位，本位将产生进位，即当Pi=1时，低位传送过来的进位能越过本位而向更高位传送。 Pi Ci称为传送进位或条件进位 Gi的逻辑含义： 若本位两个输入均为1，必产生进位，与低位进位无关，又称本地进位。,15,得到进位产生公式 Ci= Gi +Pi Ci-1 代入公式得： C1= G1 +P1 C0 C2= G2 +P2 G1+ P2 P1 C0 C3= G3 + P3 G2 + P3 P2 G1+ P3 P2 P1 C0 C4= G4 + P4 G3 +P4 P3 G2 + P4 P3 P2 G1 + P4 P3 P2 P1 C0,16,变换得 C1=P1+G1C0 C2=P2+G2P1+G2G1C0 C3=P3+G3 G2+G3G2P1+G3G2G1C0 C4=P4+G4P3+G4G3P2+G4G3G2P1+G4G3G2G1C0,17,根据上式可画得“超前进位产生电路”及四位超前进位加法器的逻辑图如图2.8(p21)。,18,用四片74181电路可组成16位ALU。如下图片内进位是快速的，但片间进位是逐片传递的，因此总的形成时间还是比较长的。 如果把16位ALU中的每四位作为一组，用类似位间快速进位的方法来实现16位ALU（四片ALU组成），那么就能得到16位快速ALU。推导过程如下：,片间快速进位,19,与前面讲过的一位的进位产生函数Gi的定义相似，根据四位一组的进位产生函数GN为“1”的条件，可以得到GN的表达式为： GN =G3+P3G2 +P3P2G1 +P3P2P1G0,20,与前面讲过的一位的进位传递函数Pi的定义相似，根据四位一组的进位传递函数PN为“1”的条件，可以得到PN的表达式为： PN =P3P2P1P0,21,把图2.10各片的进位分别命名为Cn+X 、 Cn+Y 、 Cn+Z (即C3 C7 C11)。 根据式2.222.25的推导可将式中的G1,G2, G3和P1 P2, P3分别换为 GN0, GN1, GN2和PN0, PN1, PN2,把C0换以Cn,即可得Cn+X 、 Cn+Y 、 Cn+Z 的表示式,22,由2-33,2-34,2-35式可知，只要74181型ALU能提供输出GN, PN那么就可用3个与或非门和4片ALU相连，这样就能实现16位快速ALU。 实现2-33,2-34,2-35式的逻辑电路就成为超前进位扩展器（74182芯片），图2-11是它的逻辑电路图，图中将Pni、Gni分别用Pi、Gi表示。图中P、G输出可用于把4组16位快速ALU扩展成64位快速ALU。 图2-12画出了用74181和74182芯片构成的16位快速ALU,23,图2.11与74181型ALU连用的超前进位产生电路,24,25,26,用两个16位全先行进位部件（74182）和八个74181可级连组成的32位ALU电路 用五个16位全先行进位部件（74182）和十六个74181可级连组成的64位ALU电路,27,2.4.3译码器,译码：把某组编码翻译为唯一的输出，实际应用中要用到的有地址译码器和指令译码器。 译码器：有24译码器、38译码器（8选1译码器）和416译码器（即16选1译码器）等多种。 书中介绍的是24译码器的组成及应用,28,例如：38译码器，即8选1译码器的输入信号有三个：C、B、A（A为低位），三位二进制数可组成8个不同数字，因此可分别选中输出Y0 到Y7的某一个输出故称为 8选1译码器。在资料手册中的型号为74138。,29,下图分别为译码器引脚图和输入输出真值表其中：G1、G2A、G2B为芯片选择端，G1高电平有效，而G2A、G2B为低电平有效。,30,74LS138,31,2.4.4 数据选择器,逻辑功能是在地址选择信号的控制下，从多路数据中选择一种作为输出信号。又称多路开关或多路选择器。以四选一选择器为例：,32,2.4.5 数据分配器,数据传输过程中，常常需要将一路数据分配到多路装置中指定的某一路中，执行这种功能的电路叫数据分配器。下面以四路数据分配器为例进行说明：,33,34,2.5 时序电路,D触发器,电路符号： D为数据输入端； CLK为时钟信号； S为置位信号端； CLR复位信号端； Q为输出信号端。 D触发器功能表： 正跳变触发有效。,35,J-K触发器,JK为控制输入端； CLK为时钟信号； S为置位信号端； CLR复位信号端； Q为输出信号端。,36,寄存器 计算机中常用部件，用于暂存二进制信息。 寄存器可由多个触发器组成。每个触发器存 1Bit，N个触发器储存N位二进制数据。下图为由4个D触发器组成的四位缓冲寄存器。,37,38,移位寄存器,移位寄存器不仅具有存储数据的功能，而且还具有移位功能。所谓移位功能就是将移位寄存器中所存的数据，在移位脉冲信号的作用下，按要求逐次向左、右方进行移动 从信号输入上分有串行输入和并行输入 从信号输出上分有串行输出和并行输出 下面以串行输入并行右移位寄存器为例进行说明:,39,串行输入信号DIN,X1 X2 X3 X4,移位脉冲 CLK,D1 Q1 F1 CLK,串行输入并行输出右移位寄存器波形图,40,计数器 (counter),由触发器组成的寄存器，特点是能把存储的数加1,行波计数器：在CLK的驱动下，将存储的数据自动加1,CLK,CLEAR,J0,Q0,Q0,CLR,K0,J1,Q1,Q1,CLR,K1,J2,Q2,Q2,CLR,K2,J3,Q3,Q3,CLR,K3,Q0,Q1,Q2,Q3,0 0 0 0 CLEAR=1 Q=0,0 0 0 1 第一个下降沿 Q=1,CLK=,0 0 1 0 第二个下降沿 Q=2,0 0 1 1 第三个下降沿 Q=3,0 1 0 0 第四个下降沿 Q=4,0 1 0 1 第五个下降沿 Q=5,计数原理：,41,2.6 阵列逻辑电路,阵列:逻辑元件在硅芯片上以 矩阵形式排列。 特点：设计方便，芯片面积小，产品成品率高，减少系统的硬件规模，用