40G_b__s_交换_I_P_软核验证和测试

微电子学与计算机2 0 0 6年第2 3卷第7期 1引言 随着A S I C向深亚微米工艺发展,掩模的复杂 度提高,使得芯片的流片费用和设计难度随之增 大,逼迫A S I C必须在F P G A方面找出自己的出路 1 。尤其是近年来高端F P G A器件, 嵌入了一些专用 的I P硬核, 使得F P G A功能变得非常强大, 极大的 满足了用户的需求。例如大规模复杂的宽带交换电 路设计, 要求具有高速的接口速率和大容量的交换 能力, 如果直接采用A S I C方式设计, 难度大、 设计 周期长, 而且需要购买价格很贵的高速收发器I P硬 核; 如果采用F P G A方式设计, 利用高端F P G A嵌入 的高速收发器和第三方提供的I P软核, 能够快速实 现系统设计所要达到的目标。而目前各种用途的I P 软核并不丰富,需要加快开发各种用途I P软核, 以 丰富I P软核资源, 为用户提供廉价的、 优质的I P软 核, 推动F P G A技术的发展。本文介绍4 0 G b / s宽带 交换I P软核的组成、 验证和测试过程。 采用S D H验 证平台实现软核的功能仿真和时序模拟, 选用A L - T E R A公司的E P 1 S G X 2 5 F芯片进行了实例验证, 并 在S D H测试平台上进行了各种性能测试。 4 0 G b / s宽带交换I P软核是基于4 0 G b / s宽带交 换芯片 1 基础之上, 经过多次功能仿真和时序模拟 实验, 而设计的一种通用I P软核。数据的接收和发 送端口采用1 6位的并行1 5 5 . 5 2 M b / s的速率,具有 2 5 6 2 5 6的S T M- 1 / A U - 4无阻塞电路交换能力, 如 果采用多片结构或将空分交换模块容量扩容, 则可 支持更大容量的交换能力。 在设计4 0 G b / s宽带交换 I P软核的过程中,I P软核的验证、性能测试占了较 大的工作量 2 , 主要包括模块级功能仿真、 软核级功 能仿真、 软核级时序模拟、 软核在F P G A上的性能测 试四个阶段。 2宽带交换I P软核的组成 在电子电路设计中,I P核是由第三方设计好的 电路功能模块, 可以直接用于专用集成电路、 可编程 器件 等电路设计中, 尤其以F P G A器件作载体的电 路设计。从实现形式和应用层次上来看,I P核有三 种不同形式, 软核、 固核和硬核。软核以可综合的硬 件描述语言(H D L) 描述的形式提交, 其性能通过时 序模拟进行验证; 硬核以集成电路版图掩模图案的 形式提交, 并经过实际工艺流片验证; 处于软核和硬 收稿日期: 2 0 0 5 - 1 0 - 1 2 基金项目:国家 “8 6 3” 项目(2 0 0 3 A A 1 Z 1 1 9 0) 国家 “十五” 科技攻关项目(2 0 0 2 B A 1 0 6 B) 4 0 G b / s 交换 I P软核验证和测试 李宥谋 ( 西安邮电学院专用集成电路设计中心, 陕西 西安7 1 0 0 6 1) 摘要: 研究4 0 G b / s交换I P软核的验证和测试方法。通过建立S D H芯片验证平台和S D H芯片测试平台,实现 I P软核的功能仿真、 时序仿真和芯片性能测试。使得I P软核质量优良、 性能稳定, 适应性强, 达到了交换I P软核的 设计要求。形成了具有自主知识产权的4 0 G b / s交换I P软核。 关键词:I P软核, 软核验证, 性能测试 中图法分类号:T N 4 7文献标识码:A 文章编号:1 0 0 0 - 7 1 8 0(2 0 0 6)0 7 - 0 0 3 T h e V e r i f i c a t i o na n dt e s t o f 4 0 G b / s S w i t c hI PS o f t - C o r e L I Y o u - m o u (A S I CC e n t e r , X i +a nU n i v e r s i t y o f P o s t a n dT e l e c o m m u n i c a t i o n s , X i +a n7 1 0 0 6 1C h i n a) A b s t r a c t :T h e v e r i f i c a t i o na n dt e s t m e t h o d s o f 4 0 G b / s s w i t c hI Ps o f t - c o r e w e r e p r e s e n t e d . Wi t ht h e e s t a b l i s h i n g o f v e r i - f i c a t i o na n dt e s t p l a t f o r mf o r S D Hc h i p , We r e a l i z e t h e f u n c t i o ns i m u l a t i o n , t i m i n g s i m u l a t i o na n dp e r f o r m a n c e t e s t o f t h e I Ps o f t - c o r e . T h e s w i t c hI Ps o f t - c o r e i s o f h i g hq u a l i t y , s t e a d y p e r f o r m a n c e a n df l e x i b i l i t y w h i c ha c c o r d s w i t ht h e d e s i g n r e q u i r e m e n t s o f t h e s w i t hI Ps o f t - c o r e . A4 0 G b / s s w i t c hI Ps o f t - c o r e w i t hs e l f - d e p e n d e n c e i n t e l l e c t u a l p r o p e r t y w a s r e a l - i z e d . K e yw o r d s :I Ps o f t - c o r e , S o f t - c o r e v e r i f i c a t i o n , P e r f o r m a n c e t e s t 1 2 0 2 0 0 6年第2 3卷第7期微电子学与计算机 核之间的固核以电路网表的形式提交,可以通过 F P G A器件进行验证。 4 0 G b / s交换I P软核支持高端F P G A器件和 0 . 1 8 m工艺的A S I C设计,目前市场上嵌入2 . 4 8 8 G b / s收发器的F P G A器件,一般都支持S D H中的 S T M - 1 6协议规定,而且器件内部有完善的时钟管 理功能、强大的嵌入式存储器和丰富的逻辑单元, 片内时钟速度一般不超过2 5 0 M H z,因此需要收发 器将S T M- 1 6速率的串行数据转换为S T M- 1速率 的并行数据, 使得时钟速率为1 5 5 . 5 2 0 M H z。图1给 出了4 0 G b / s交换I P软核的系统组成。 4 0 G b / s交换软核由7个不同的模块组成, 其中 R S E F、P I P M、R T S I、T T S I和T S E C五个模块, 是各条 链路重复使用的模块。P R是1 6位并行接收数据的 输入端,P T是1 6位并行发送数据的输出端, 各个模 块的功能简介如下。 (1)R S E F:S D H链路解帧模块, 主要实现帧定 位功能, 并检测字符及帧定位的丢失;B I P - 8 3 检查, 提供B 1字节校验功能;根据配置确定是否实现解 扰码功能和输入数据的按位取反功能。 (2)R T S I: 接收级时分交换模块, 通过先进先出 缓冲器(F I F O) 实现接收链路时钟与核心时钟的同 步桥接;接收链路帧位置与公共帧位置的同步, 其 中F I F O为1 6位宽1 3 8字深; 同步之后的数据可实 现接收级时隙交换, 或透明传输。 (3)T T S I:发送级时分交换模块, 通过F I F O完 成本链路发送时钟与核心时钟的同步桥接。其中 F I F O为1 6位宽4字深; 接收前级模块的数据, 完成 发送级时隙交换, 或透明传输。 (4)T S E C:S D H链路成帧模块, 主要功能:A 1 / A 2 3 字节插入,J 0字节插入,B 1字节的计算及插入, 伪随机序列产生及插入, 插入错误B 1字节, 单次插 入错误A 1 / A 2字节,连续插入错误A 1 / A 2字节, 对 发送数据扰码以及输出差分信号预加重控制等功 能。 (5)P I P M:指针解释和P R B S监视模块 3 , 包含 一个简化的指针解释器, 该解释器指示输入链路上 S O N E T / S D H数据净荷中的J 1字节位置以及后续的 指针调整情况。还可以监测输入链路上级联的 S T M- 1 6 / V C 4 - 1 6 c净荷中的P R B S数据。监测的 P R B S数据按照X 2 3 + X 1 8 + 1多项式生成。 (6)M P I:微处理器接口模块, 提供本芯片与通 用1 6位微处理器总线连接接口,有1 6位地址线, 地址空间可达6 4 K,能产生中断请求信号和内部复 位信号; 实现对芯片内部各个寄存器的读写操作和 各种中断源的控制。 (7)S S WE: 空分交换模块, 有1 5种交换能力选 择, 从5 G到4 0 G不同容量均可选择。S S WE模块由 交叉矩阵和连接控制存储器组成。连接控制存储器 由两个页面组成, 其中一个页面称为主用, 控制当 前交换, 用户不能修改; 另一个页面称为备用, 可由 用户修改, 确定修改完成后, 将工作在a c t i v e的页面 切换成备用页面, 同时将修改后的备用页面切换成 主用页面, 实现对交换链路的修改。 电路的工作过程:R S E F模块从收发器接收1 6 位并行数据; 进行S D H帧定位,B 1字节校验和数据 解扰码,随后送到R T S I模块的F I F O缓冲器中; 进 行链路的帧同步并与核心时钟域的同步桥接, 之后 进行接收级时分交换;然后送入空分交换矩阵, 将 数据交换到所要求的目的链路, 再进行发送级时分 交换, 实现要求输出的时隙顺序; 最后经S D H成帧 后送给发送器。 3 I P软核的验证 I P软核验证就是采样各种方法来检验和证明 所设计的软核功能的正确性, 目前普遍采用模拟的 方法, 通过设计一系列测试在不同的设计层次上进 行模拟, 观测模拟的输出, 实现I P软核的验证。 从设 计流程来看I P软核只完成顶层到功能仿真层设计, 其余的设计由I P软核的使用者完成, 但是一个好的 软核在保证功能的前提下, 还应具有高质量的可综 合的H D L代码, 并能较好的映射到不同厂家的元件 工艺库上。因此软核的验证应更为复杂, 不但要做 好功能验证, 而且要做各种时序模拟验证, 从验证 过程中不断优化软核代码。 图2是4 0 G b / s交换软核 的验证流程。 软核的验证分为功能级仿真和时序级仿真。对 于复杂的4 0 G b / s交换I P软核来说,功能级仿真是 不断完善系统规范、模块划分和H D L级设计的过 1 2 1 微电子学与计算机2 0 0 6年第2 3卷第7期 程, 为了使I P软核在各种综合器上可综合, 在设计 时最好先勾画出逻辑电路图后, 采用R T L级的V e r - i l o g语言编程。在功能仿真时, 设计人员采用白盒测 试方法对自己设计的模块进行全面仿真, 之后由专 门验证人员采用灰盒方法进行仿真 4 , 最后将仿真 的结果反馈给设计人员,对I P软核的功能进行修 改, 修改后再进行功能仿真, 使得I P软核的功能更 加完善。 时序仿真是一个时序模拟的过程, 采用了三种 不同厂家的元件工艺库进行逻辑综合, 综合后的网 表延时文件(. S D F) , 由两组验证人员在不同仿真器 上进行时序仿真, 一组采用M e n t e r公司的M o d e l s i m 仿真工具进行仿真,另一组采用C a d e n c e公司的 N C _ s i m仿真工具进行仿真。 两组人员的仿真结果进 行分析评定, 寻找软核改进的地方, 改进后的软核 再进行仿真, 通过多次反复的过程, 使得I P软核达 到优化。时序模拟中采用三种实例分别是A l t e r a公 司的F P G A元件库、X i l i n x公司的F P G A元件库和 S M I C 1 8工艺库;采用的综合器主要是S y n o p s y s公 司的D e s i g nC o m p i l e r综合器, 另外还有A l t e r a公司 的Q u a r t u s I I工具和X i l i n x公司的I S E 6工具。 I P软核的验证过程是一个功能仿真和时序仿 真多次反复的过程, 虽然工作量很大, 但重复的工 作很多,因此在4 0 G b / s交换软核的验证过程中, 我 们设计了一个S D H芯片验证平台 2 , 可以使仿真过 程自动化,极大的提高了I P软核验证的工作效率。 S D H芯片验证平台分为底层、 中间层和顶层三级结 构。底层是目标层, 是被测试的I P软核。中间层为 S D H仿真层, 采用V e r i l o g语言编写, 由M P I激励模 型、 时钟激励模型、S D H链路激励模型和S D H分析 模型组成, 为目标层产生所需的激励信号, 并对目 标层输出信号进行分析、 处理。对于4 0 G b / s的宽带 交换软核主要有三类激励信号,第一类是时钟、 帧 定位信号, 第二类是处理器的接口信号, 第三类是 1 6条S T M - 1并行数据信号。顶层为测试层, 采用C 语言或S y s t e m C编写,主要功能是依据测试的内容 配置目标层, 并读取目标层的状态和S D H分析模型 的分析结果, 判断模拟过程中的异常现象。 4 I P软核的实例测试 I P软核的性能测试,将在F P G A芯片和A S I C 芯片上分别进行。A S I C芯片采用0 . 1 8 m的工艺流 片, 实现1 6 0 G b / s的宽带交换功能, 在S D H芯片测 试平台上进行I P软核性能测试。F P G A芯片采用 A l t e r a公司的E P 1 S G X 2 5 F器件,在Q u a r t u s I I工具 上进行综合、 布局布线、 制作测试板, 然后在S D H芯 片测试平台上进行了性能测试。E P 1 S G X 2 5 F器件内 部嵌入了一个功能强大的收发器I P硬核 5 , 提供速 度可达3 . 1 2 5 G b p s速率的1 6路全双工通道, 支持不 同的高速协议, 具有串行/解串行(S E R D E S) 、时钟 数据恢复(C D R) 、 模式检测、 字对齐、8 b / 1 0 b编解码 器和同步功能,还嵌入了P R B S图案生成和内建自 测试(B I S T) 功能。 除此之外还有丰富的F P G A资源, 能提供2 5 6 6 0个逻辑单元、2 M b i t的R A M和1 0个 具有多达8 0个(9 9) 嵌入乘法器功能的D S P块, 完 成满足了4 0 G b / s宽带交换芯片的要求。图3是 4 0 G b / s交换I P软核性能测试流程。 在I P软核的实例测试中, 采用F P G A器件做载 体测试I P软核的性能, 是一种简单、 快速、 实用的方 法, 也可以作为A S I C芯片设计中的前端设计。在测 试过程中设置不同的约束条件进行综合、布局布 线, 并分析I P软核在不同约束条件下的F P G A资源 使用情况, 选取几个典型范例, 在S D H芯片测试平 台进行全面的性能测试。 S D H测试平台是为S D H宽带交换芯片设计的 一个专用测试平台, 提供一个4 0 G b / s宽带交换测试 (下转第1 2 5页) 1 2 2 2 0 0 6年第2 3卷第7期微电子学与计算机 布局布线工具处理, 得到带有器件物理特征的设计 结果。 为了验证系统的正确性,采集了2 . 3 1 0 4个 T C P连接,剔除雷同的样本后定义了3 . 9 1 0 3个二 进制字符串作为 “S e l f” 集。利用这些 “S e l f ” 在 M a t l a b 下生成了规模为1 0 0 0的检测器集,在M o d e l s i m下 以1 0 0 M H z的指定频率下进行了时序仿真。对各次 连接进行检测耗费时间如表1所示,其中连接, ,分别与第1,1 0 0,5 0 0个检测器匹配, 网络连 接与所有连接均不匹配。 5结束语 基于F P G A的免疫入侵检测算法实现方案用 硬件电路实现网络数据包特征提取、检测器匹 配, 使网络数据包的处理并行化。这种硬件实现 的异常检测系统极大地缩短了运行时间, 为实时 应用免疫入侵检测算法提供可能。同时, 由于免 疫机制的应用, 有效克服了其他入侵检测系统自 适应性差的缺点。 参考文献 1 C h r i s t o p h e r RC l a r k , D a v i d ES c h i m m e l . AP a t t e r n - M a t c h i n g C o - P r o c e s sf o rN e t w o r kI n t r u s i o nD e t e c t i o nS y s t e m s . I n P r o c e e d i n g so f I E E EI n t e r n a t i o n a l C o n f e r e n c eo nF i e l d - P r o g r a m m a b l eT e c h n o l o g y( F P T ) , T o k y o , J a p a n , 2 0 0 3 , 1 2: 6 8 7 4 2 刘航,戴冠中 等.基于F P G A的高速网络入侵检测系统. 计算机应用,2 0 0 4 , 0 5 : 3 3 3 5 3 S t e p h a n i eF o r r e s t , A l a nSP e r e l s o n . S e l f - N o n s e l f D i s c r i m i - n a t i o ni naC o m p u t e r C . I n : I E E ES y m p o s i u mo nS e c u r i t y a n dP r i v a c y , O a k l a n d , C A , 1 9 9 4 , 0 5 : 1 6 1 8 , 2 0 2 4 S t e v e nAH o f m e r y , S t e p h a n i eF o r r e s t . A r c h i t e c t u r ef o r a n A r t i f i c i a l I m m u n eS y s t e m J . E v o -l u t i o n a r yC o m p u t a t i o n , 2 0 0 0 , 7 ( 1 ) : 4 5 6 8 5 潘松,黄继业. E D A技术实用教程 M .北京:科学出版 社, 2 0 0 2 方益明男, (1 9 8 0 -) , 硕士研究生。研究方向为人工免疫系 统应用、 智能控制。 严义男, (1 9 6 1 -) , 教授。 研究方向为计算机智能监测与 控制、 智能仪器仪表设计。 表1各次连接进行检测所需时间表 序号网络连接的特征信息耗费时间 0 0 3 8 1 5 1 3 A 1 5 1 44 0 n s 1 6 7 A 4 4 0 4 0 0 2 1 91 . 0 3 s 1 C D 8 1 5 1 2 E B 6 6 E5 . 0 3 s 0 5 1 A 4 4 0 4 3 9 0 3 51 0 . 0 3 s 板, 用于焊接装入I P软核的F P G A器件; 对外有3 2 个测试接口,接口数据速率有1 5 5 . 5 2 M b / s速率和 2 . 4 8 8 3 2 G b / s速率两种选择, 可以连接多台仪表进行 测试;还有一个监控接口和测试平台软件,采用 R S 2 3 2协议与P C机相连,根据测试要求对测试平 台进行配置和监测,并能在P C机上显示测试过程 和测试芯片的工作状态。这套测试平台完全可以满 足4 0 G b / s宽带交换芯片的性能测试。 5结束语 近年来