南京理工大学1队

南京理工大学1队,第三届龙芯杯系统能力培养大赛,CPU架构简介,设计亮点,SOC搭建,不足之处,e7d195523061f1c02e66e4f24090f95771f2a25398b4c6a397210DEF3B34B42E7CAE3753A3E55670C5C5B393DCCD8D49F265F3A29442F2D10D421F974AABEA3384308323DA72972389F1817D14B0E600743FE404E944E728C7C05FBDA91ECF8BA9458BB317DAF71F426278CDBF45735D17D9168573546D7149FE2580E692492728B4DA1D5BAC5B914A38CB9177F128D2,目 录,CONTENTS,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,1,CPU架构简介,01,CPU架构简介 CPU Architecture,CPU架构简介,设计亮点,SOC搭建,不足之处,经典五级流水线 AXI总线 实现MIPS release1 指令集 L1指令Cache L1数据Cache 主频最高89MHz IPC比值27.806,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,2,设计亮点,02,(3) 乘除法器设计,CPU架构简介,设计亮点,SOC搭建,不足与展望,02,CPU架构简介,设计亮点,SOC搭建,不足之处,乘法器,*,02,(3) 乘除法器设计,CPU架构简介,设计亮点,SOC搭建,不足与展望,02,CPU架构简介,设计亮点,SOC搭建,不足之处,乘法器,串行乘法器 阵列乘法器 流水线乘法器,Log32=5 cycle time,02,(3) 乘除法器设计,CPU架构简介,设计亮点,SOC搭建,不足与展望,02,CPU架构简介,设计亮点,SOC搭建,不足之处,除法器,普通的不恢复余数除法每次迭代移动一位被除数，商值在01范围内选取，32位除法运算需要32个时钟周期。 基-16除法运算每次迭代4位被除数，商值就在0F范围内进行选择，通过判断部分余数与除数各倍数之差，得到商值和下一次迭代所需的部分余数，需要10个时钟周期。,32/4 =8 cycle time,(1) I-Cache设计,02,CPU架构简介,设计亮点,SOC搭建,不足之处,8KB,20,6,6,状态机： FETCH UNCACHE UNCACHE_UP REFILL,(1) I-Cache设计,择优选择最终方案,02,CPU架构简介,设计亮点,SOC搭建,不足之处,(2) D-Cache设计,02,CPU架构简介,设计亮点,SOC搭建,不足之处,伪LRU替换策略,02,(2) D-Cache设计,CPU架构简介,设计亮点,SOC搭建,不足与展望,02,CPU架构简介,设计亮点,SOC搭建,不足之处,Cache_ram,Cache_ctrl,Write_cache,EXE,MEM,WB,D-Cache流水线,02,(2) D-Cache设计,CPU架构简介,设计亮点,SOC搭建,不足与展望,02,CPU架构简介,设计亮点,SOC搭建,不足之处,Store buffer 和 Miss buffer,Store buffer 在MEM阶段产生写命中时，将数据写入store buffer,然后在WB阶段根据store buffer中的值和相关控制信号将数据写入D-cache中。后续落在store buffer地址范围内的load可以从store buffer中取回最新的值，不会阻塞流水线。 Miss buffer 在MEM阶段产生写不命中的时候，直接将数据写入miss buffer中，不暂停流水线， 后续从内存读出的替换数据直接写到miss buffer中，然后在WB阶段将miss buffer中的值写入D-cache中。后续落在miss buffer地址范围内的load和store可以直接对miss buffer进行读写操作，不会阻塞流水线。,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,3,SOC搭建,SOC搭建,03,CPU架构简介,设计亮点,SOC搭建,不足之处,SOC搭建,03,CPU架构简介,设计亮点,SOC搭建,不足之处,通过串口实现虚拟机械臂控制，通过4x4键盘实现自主控制，具有实际意义。,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,4,不足之处,不足之处,04,CPU架构简介,设计亮点,S