华中科技大学一队

,文宇鸿付内东吴敏康李可欣,指导老师：胡迪青 邵志远,整体通路设计,性能优化,系统展示,其他,P,PART ONE,整体通路设计,CPU,五段流水CPU 实现MMU 实现16项TLB 实现CACHE 实现AXI总线,CP0,实现寄存器,异常处理,MMU,16项TLB_entry 每一项entry有90位,reg 18:0tlb_VPN; reg 7:0tlb_ASID; reg 11:0tlb_PageMask; reg 19:0tlb_PFN0, tlb_PFN1; reg 2:0tlb_C0, tlb_C1; reg tlb_D0, tlb_D1, tlb_V0, tlb_V1, tlb_G;,CACHE,二路组相连 写回式cache Dcache和Icache均为8KB tag 20位 index 6位 offset 4位 低两位片选,指令集,实现初赛要求的全部指令 除此之外实现指令：,TLB相关指令：TLBP, TLBR, TLBWI, TLBWR 非对齐访问指令：LWL, LWR, SWL, SWR 自陷相关指令：TEQ, TLT, TLTU 乘加/乘减：MADD,MADDU,MSUB,MSUBU 其他指令：MOVN, MOVZ, INS, EXT, BEQL, CACHE, MUL, BAL,共实现80条指令,P,PART TWO,性能优化,MMU优化,一个信号直接接16个tlb_entry,扇出4096，主频65M-,一个信号一分二，二分四最后赋值16份 每一份单独接入一个tlb_entry,扇出230，主频65M+,ALU优化,FPGA内置乘法,FPGA内置乘法器对性能影响较大 改为16周期乘法模块,主频提升至70M左右,WB段时钟下降沿写 WB段时钟上升沿写,重定向调整,新增ID段与WB阶段 重定向，解决数据相关,避免ID段仅有后半个时钟周期有效,修改前,修改后,ALUEX/MEM段流水MMUDCACHE,MEM段关键路径优化,ALUMMU EX/MEM段流水 DCACHE,优化前cache结构图,调整cache结构 添加storebuffer,CACHE优化,优化后cache结构图,CACHE优化,优化前cache结构图,CACHE优化,优化效果,（1）流水线停顿,首次store miss不暂停CPU 写回策略串行优化为部分并行,（2）主频,75M84M,（3）资源,LUT资源5600026000,P,PART THREE,系统展示,PMON展示,HOS尝试,龙芯的开发板下发前，我们使用N4开发板成功上载hos系统， 但在移植至龙芯开发板的过程中遇到了问题 所以我们决定同步尝试上载Linux,在尝试上载linux的过程中 我们遇到了很多问题,Linux尝试,出错处linux源码,SC指令实现错误,MYCPU停在511处,SC指令实现错误,GS232 CPU在此处循环468-8191,SC指令实现错误,出错处linux源码,对应反汇编代码,发生定时器中断错误部分,定时器中断,定时器中断,发生定时器中断错误部分,GS232输出,MYCPU输出,定时器中断,发现未实现的寄存器,Linux_irq加载失败,Linux_irq加载失败,Linux_irq加载失败,寄存器值对比,错误寄存器位,myCPU,GS232,目前进展,预测出错位置为进入用户程序处,昨天我们就自己目前的情况，向进度优于我们的队伍请教了可能出错的位置，回去后我们重新尝试启动ucore，目前能够成功启动ucore命令行，在启动命令行前会产生与gs232相同的tlb miss并成功处理，但在启动命令行后会产生一个错误的tlb miss，我们尚未找到这个错误产生的原因：,目前进展,启动ucore命令行,产生错误的tlb miss,正常产生并处理的tlb miss,而我们的教学用操作系统hos目前可以成功启动命令行,目前进展,成功运行至hos命令行,P,PART FOUR,其他,测试程序,测试指令ins,ext,mul,teq,tlt,tltu,movn,movz,tlbwi,tlbr,tlbp,tlbr, lwl,lwr,swl,swr,tne,tge,tgeu,madd,maddu,msub,msubu 测试通用寄存器与HILO寄存器重定向 测试定时器中断,双核尝试,MSI监听协议 自己写的简易测试程序通过 由于SC和LL指令未实现以及后续时间安排的问题转而去做cache的优化部分，放弃了这一块,总结与心得,经典五段流水CPU 实现80条指令 实现MMU，16项TLB 实现CACHE，CACHE增添store buffer 支持精确异常、非精确异常 实现AXI总线接口