北京航空航天大学

,第三届龙芯杯系统能力大赛 北京航空航天大学一队,延时符,队员：张明远 潘叙辰 林家桢,CONTENTS,目 录,整体架构,延时符,Cache设计,系统支持,整体架构,102条指令,Cache_to_AXI转换器,Cache设计,四路组相连的近似LRU替换算法,Way0,Way1,lru bank1,Way0,Way1,lru bank0,lru,Bank0,Bank1,命中时： 将对应Bank的LRU状态位修改为未命中的Way下标，将总LRU状态位修改为未命中的Bank下标 替换时： 替换总LRU状态位所指Bank中LRU状态位所指Way对应的缓存行,Cache设计,读写缓冲区,v,v,v,v,v,v,v,v,数据缓冲区,字节有效位,缓冲区地址,命中 = (读/写地址=缓冲区地址 & 对应字节有效),写操作缺失时直接将写地址记入缓冲区地址寄存器，将数据写入数据缓冲区，将对应字节有效位置1,Cache设计,两周期Cache,相邻的两条写指令和读指令，如果操作同一地址会发生冲突，后一条读指令读出的将是旧数据,vaddr,paddr,1,2,Read/Write,Cache设计,I Cache,D Cache,Cache_to_AXI,CPU,read_inst,read_data,write_data,read_inst_uncached,load_inst_cacheline,read_data_uncached,load_data_cacheline,write_data_uncached,store_data_cacheline,read,write,load_data_cacheline,read_data_uncached,load_inst_cacheline,read_inst_uncached,store_data_cacheline,write_data_uncached,系统支持,延时符,为了支持操作系统,Cache指令，branch_like类型指令，Trap类型指令，swl, swr, lwl, lwr, ll, sc ,支持tlbwr, tlbwi, tlbr, tlbp指令,实现了index, random, wired, entrylo0/1, entryhi, context，count, compare, intctl等寄存器,运行PMON,延时符,谢谢,附录,add, addi, addu, addiu, sub, subu, slt, slti, sltu, sltiu,div,divu,mult,multu,and,andi,lui ,nor ,or, ori, xor, xori, sllv, sll, srav, sra, srlv, srl, beq, bne, bgez, bgtz, blez, bltz, bgezal,bltzal,j, jal, jr, jalr, mfhi,mflo,mthi,mtlo, break,syscall, lb, lbu, lh, lhu,lw, sb, sh, sw, eret,mfc0,mtc0,tlbp, tlbr, tlbwi,tlbwr,cache,pref, prefx, sync, synci, wait, teq ,teqi, tge, tgei, tgeiu, tgeu, tlt, tlti,tltiu, tltu, tne, tnei, beql, lwl, lwr, swl, swr, movz, movn, clo, clz, bgezall, bgezl, bgtzl, blezl, bltzall, bltzl, bnel, mul, madd, maddu, msub, msubu, ll, sc,index, random, entrylo0/1, wired, context, entryhi, intctl, status, cause, epc, badvaddr, count, compare, config, config1, taglo, prid, ebase, hwrena,瓶颈与遗憾,ICache,PC,GPR,cmp,decoder,NP