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文档简介

ISE Design Suite 14.4 設計平台 使用介紹,1. xilinx版本,ISE Design Suite 14.4 設計平台,2. 平台起始畫面,3. 建立專案,點 File New Project 並為專案命名,4. Simulator選擇,Isim 內建模擬器,模擬器選擇,5. Preterred language 選擇,選擇描述語言,6. Project Summary專案概要,7. Test專案建立完成,Test專案建立完成,8. 專案下建立New source,9. 專案下建立New source,(1)選擇 Verilog Module (2)輸入名稱,10. 定義模組接腳,11. 新建source概要,12. New Source 建立完成,13. 編寫範例半加器並存檔,14. Manual Compile Order 選擇性,15. 在 Verilog module 直接做模擬,16.在Halfadder Module加入New source,17.選擇 Verilog Test Ficture 的 Source type,18. 選擇 Source 連結性,19. Verilog Test Fixture Source概要,20. Verilog Test Fixture Source 完成後,21. Implementation & Simulation 差別,22. Halfadder_vtf 編寫內容,23. 開 始 做 模 擬,24. 發現波形不能表達半加器邏輯,沒有出現波型,25. 修改 Input A,B 變化,25. 模擬波形
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