计算机组成原理.ppt

,计算机硬件系统组成(章节分配),运算器,控制器,主存储器,输入设备,输出设备,总线和I/O接口,高速缓存,虚拟存储器(磁盘设备),第一部分(2,3章),第二部分(5,6章),第三部分(4,7,8章),第四部分(9,10章),第2章计算机的逻辑部件(目录部分),2.1计算机中常用的组合逻辑电路2.2时序逻辑电路2.3阵列逻辑电路2.4习题与作业,第2章计算机的逻辑部件(常用组合逻辑电路),组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）,第2章计算机的逻辑部件(常用组合逻辑电路),三态电路异或门及应用3加法器4算术逻辑单元5译码器6数据选择器,第2章计算机的逻辑部件(2.1.1三态电路),三态电路(三态输出门)：总线接口电路。TS门是ThreeStateOutputGate的缩写，是计算机中广泛使用的特殊门电路。,三态门在工作状态下，输出可为逻辑“1”和逻辑“0”。在禁止态下，输出高阻抗(Z状态)表示输出端悬浮，此时该门电路与其它门电路无关。,第2章计算机的逻辑部件(2.1.1三态电路),三态反相门,三态门的应用,数据总线结构只要控制各个门的EN端轮流为1，且任何时刻仅有一个为1，就可以实现各个门分时地向总线传输。,实现数据双向传输EN=1，G1工作，G2高阻，A经G1反相送至总线；EN=0，G1高阻，G2工作，总线数据经G2反相从Y端送出。,第2章计算机的逻辑部件(2.1.1三态电路),异或门AB=AB+AB真值表：ABY000011101110相同为不同为同或门AB=AB+AB真值表：ABY001010100相同为1不同为0111,异或门的应用,第2章计算机的逻辑部件(2.1.2异或门及其应用),可控原/反码输出电路半加器数码比较器奇偶检测电路,第2章计算机的逻辑部件(2.1.3加法器),加法器是计算机基本运算部件之一.不考虑进位输入时，两数码Xn、Yn相加称为半加.,Hn=XnYn+XnYn=XnYn(2.10),图2.11半加器的功能表和逻辑图,全加和Fn和进位输出Cn的表示式分别为：Fn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1Cn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1,若考虑低位进位输入Cn-1相加，则称为全加器。,简单串行级联的4位全加器如下图所示：,将4个全加器相连可得4位加法器,但其加法时间长。因为其位间进位是串行传送的。本位全加和Fi必须等低位进位Ci-1来到后才能进行，加法时间与位数有关。只有改变进位逐位传送的路径，才能提高加法器工作速度。,1111,+0001,解决办法之一是采用“超前进位产生电路”来同时形成各位进位，从而实行快速加法。我们称这种加法器为超前进位加法器。根据各位进位的形成条件，可分别写出Ci的逻辑表达式：,C1=X1Y1+(X1+Y1)C0,形成C1的条件:,1.X1,Y1均为1;2.X1,Y1任意为1且C0为1,即:,形成C2的条件:,1.X2,Y2均为1;2.X2,Y2任意为1且X1,Y1均为13.X2,Y2任意为1同时X1,Y1任意为1且C0为1,即:,C2=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(X1+Y1)C0,(2.14),C4=X4Y4+(X4+Y4)X3Y3+.(X1+Y1)C0,C3=X3Y3+(X3+Y3)X2Y3+.(X1+Y1)C0,定义:Pi=Xi+Yi称为进位传递函数Gi=XiYi称为进位产生函数,下面引入进位传递函数Pi,(pass)进位产生函数Gi的概念(generate),Gi的意义是：当XiYi均为“1”时定会产生向高位的进位.Pi的意义是：当Xi和Yi中有一个为“1”时，若同时低位有进位输入，则本位也将向高位传送进位.,(2.18),(2.19),(2.16),(2.17),将Pi,Gi代入Ci得到：,C1=G1+P1C0C2=G2+P2C1=G2+P2(G1+P1C0)=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0,(2.20),当全加器的输入均取反码时，它的输出也均取反码。（应用反演律采用与非、或非、与或非表示）将上式改写成如下：C1=P1+G1C0C2=P2+G2P1+G2G1C0C3=P3+G3G2+G3G2P1+G3G2G1C0C4=P4+G4P3+G4G3P2+G4G3G2P1+G4G3G2G1C0由Pi、Gi定义，也可把半加和改写成以下形式：Hi=PiGi(2.28),(2.24),(2.25),图2.14四位超前进位加法器,第2章计算机的逻辑部件(加法器)思考题,1.设有n位数据相加，采用串行进位方法，设低位向高位的进位延迟时间为t1，1个全加器完成加法的时间为t2，那么一次加法运算需要的时间为。（(n-1)t1+t2）2.某计算机字长64位，加法器每4位构成1个小组，每4个小组构成1个大组，全加器进位延迟时间为20ns，求和延迟时间为30ns，小组内并行进位的延迟时间，大组内和大组间的并行进位的延迟时间均为20ns，请回答完成一次加法运算的时间：(1)采用串行进位(2)小组内采用并行进位，小组间串行进位(3)采用两级分组，小组内并行进位，大组内也并行进位，大组间串行进位(4)采用两级分组，小组内、大组内和大组间均采用并行进位,30,20,Y0,X0,F0,C1,C0,第0位,Y1,X1,F1,C2,第1位,Y2,X2,F2,C3,第2位,Y3,X3,F3,C4,第3位,1.假设全加器进位延迟时间为20ns,求和延迟时间为30ns.,40,60,80,0,30,30,30,求和延迟30ns,进位延迟20ns,第0位,第1位,第2位,第3位,20*3+30,第2章计算机的逻辑部件(加法器)思考题,第2题,2.当被加数为全1，加数最低位为1（其余位均为0）时加法时间最长，今计算完成一次加法的最长时间（最后一次进位和加法同时进行）(1)=63位串行进位时间+加法时间=63*20+30=1290ns(2)小组内采用并行进位，小组间串行进位=小组串行进位+加法时间=15*20+30=330ns(3)采用两级分组，小组内并行进位，大组内也并行进位，大组间串行进位=小组形成PG时间+大组间串行进位+加法时间=20+4*20+30=130ns(4)采用两级分组，小组内、大组内和大组间均采用并行进位=产生PG时间+大组间进位+第4大组进位延迟时间+加法时间=20+20+20+30=90ns,2.1.4算术逻辑单元（简称ALU）ALU是一种功能较强的组合逻辑电路。它能进行多种算术运算和逻辑运算。ALU的基本逻辑结构是超前进位加法器，它通过改变加法器的进位产生函数G和进位传递函数P来获得多种运算能力。下面通过介绍SN74181型四位ALU中规模集成电路了介绍ALU的原理。在图2.15中功能表中，“加”表示算术加，“+”表示逻辑加。它能执行16种算术运算和16种逻辑运算，M是状态控制端，M=H,执行逻辑运算；M=L执行算术运算。S0S3是运算选择端，它决定电路执行哪种算术运算或逻辑运算。,S0S1S2S3LLLLLLLHLLHLLLHHLHLLLHLHLHHLLHHHHLLLHLLHHLHLHLHHHHLLHHLHHHHLHHHH,AA+BAB“0”ABBABABA+BABBAB“1”A+BA+BA,AA+BA+B减1A加(AB)(AB)加(A+B)A减B减1(AB)减1A加(AB)A加B(AB)加(A+B)(AB)减1A加AA加(A+B)A加(A+B)A减1,A+1(A+B)加1(A+B)加1“0”A加(AB)加1(AB)加(A+B)加1A减BABA加(AB)加1A加B加1(AB)加(A+B)加1(AB)A加A加1A加(A+B)加1A加(A+B)加1A,正逻辑,M=H逻辑运算,M=L算术运算,Cn=1Cn=0,图2.15四位ALU功能表,图2.15四位ALU逻辑图,第2章计算机的逻辑部件(ALU)SN74181,以S3S2S1S0=HLLH时为例，当M=L：门14输出为：AiBi,门58输出为：Ai+Bi.根据进位和传递函数的定义，门14，门58即Ai、Bi为输入的Pi、Gi.异或门21，23，25，27为半加和。门13、14、15、16、19为超前进位的Cn,C0,C1,C2,C3。F30是以(A3、A2、A1、A0)、(B3、B2、B1、B0)及Cn全加和的反码。当Cn=1时，F=A加B当Cn=0时，F=A加B加1当M=H：Fi=AiBi=AiBi,2019/11/18,26,可编辑,用四片74181电路可组成16位ALU。如下图片内进位是快速的，但片间进位是逐片传递的，因此总的形成时间还是是比较长的。,如果把16位ALU中的每四位作为一组，用类似位间快速进位的方法来实现16位ALU（四片ALU组成），那么就能得到16位快速ALU。推导过程:图2.10,和前面讲过的一位的进位产生函数Gi的定义相似，四位一组的进位产生函数GN为“1”的条件有以下四个中的任一个：(1)X3，Y3均为“1”，即G3=1；(2)X3，Y3中有一个为“1”，同时X2，Y2均为“1”，即P3G2=1；(3)X3，Y3中有一个为“1”，同时X2，Y2中有一个为“1”，同时X1，Y1均为“1”，即P3P2G1=1；(4)X3，Y3中有一个为“1”，同时X2，Y2中有一个为“1”，同时X1，Y1中有一个为“1”，同时X0，Y0均为“1”，即P3P2P1G0=1。依此，可得GN的表达式为：GN=G3+P3G2+P3P2G1+P3P2P1G0(2.29),四位一组的组进位传递函数PN为“1”的条件为：X3，Y3中有一个为“1”，同时X2，Y2中有一个为“1”，同时X1，Y1中有一个为“1”，同时X0，Y0中有一个为“1”。依此，可得PN的表达式为PN=P3P2P1P0(2.30)把图2.10所示的第0片ALU向第片、第片向第片、第片向第片传送的进位分别命名为Cn+X、Cn+Y、Cn+Z,只要把式(2.20)、(2.21)、(2.22)中的G1，G2，G3分别换以GN0，GN1，G2，把P1，P2，P3分别换以PN0，PN1，P2，把C0换以Cn，即可得Cn+X，Cn+Y、Cn+Z的表达式如下：,图2.17与74181型ALU连用的超前进位产生电路,图2.1816位快速ALU,第2章计算机的逻辑部件(2.1.4算术逻辑单元),译码：把某组编码翻译为唯一的输出，实际应用中要用到的有地址译码器和指令译码器。译码器：有24译码器、38译码器（8选1译码器）和416译码器（即16选1译码器）等多种。书中介绍的是24译码器的组成及应用,例如：38译码器，即8选1译码器的输入信号有三个：C、B、A（A为低位），三位二进制数可组成8个不同数字，因此可分别选中输出Y0到Y7的某一个输出故称为8选1译码器。在资料手册中的型号为74138。,第2章计算机的逻辑部件(2.1.5译码器),下图分别为译码器引脚图和输入输出真值表其中：G1、G2A、G2B为芯片选择端，G1高电平有效，而G2A、G2B为低电平有效。,74LS138,第2章计算机的逻辑部件(译码器),第2章计算机的逻辑部件(ALU)SN74181,逻辑功能是在地址选择信号的控制下，从多路数据中选择一种作为输出信号。又称多路开关或多路选择器。以四选一选择器为例：,F,地址A1A0输出F00D001D110D211D3,第2章计算机的逻辑部件(2.1.6数据选择器),S1S0,Di,E,Y,1,0,1,0,01,00,0,0,0,0,D3,D2,D1,D0,D0,D1,D2,D3,第2章计算机的逻辑部件(2.2时序逻辑电路),触发器,电位触发方式触发器：由0或1电平直接触发边沿触发方式触发器：有正跳变（上升沿）触发或负跳变下降沿）触发主-从触发方式触发器：主从分级触发，主要用于组成计数器,寄存器和移位寄存器,计数器,第2章计算机的逻辑部件(2.2时序逻辑电路),寄存器和移位寄存器,计数器,寄存器是计算机的一个重要部件，用于暂存数据、指令等。它由触发器和一些控制门组成。在寄存器中，常用的是正边沿触发D触发器和锁存器。,计数器是计算机、数字仪表中常用的一种电路。计数器按时钟作用方式来分，有同步计数器和异步计数器两大类。计数器按计数顺序来分，有二进制、十进制两大类,阵列逻辑电路近年来得到了迅速的发展。“阵列”是指逻辑元件在硅芯片上以阵列形式排列，这种电路具有设计方便、芯片面积小、产品成品率高、用户自编程、减少系统的硬件规模等优点,第2章计算机的逻辑部件(2.3阵列逻辑电路),常见的阵列逻辑电路有：读写存储器(randomaccessmemory，简称RAM)只读存储器(readonlymemory，简称ROM)可编程序逻辑阵列(programmablelogicarray，简称PLA)可编程序阵列逻辑(programmablearraylogic，简称PAL)通用阵列逻辑(generalarraylogic，简称GAL)门阵列(gatearray，简称GA)宏单元阵列(macrocellarray，简称MA)可编程门阵列(programmablegatearray，简称PGA),一般把除读写存储器的阵列逻辑电路统称为可编程序逻辑器件(programmablelogicdevices，简称PLD)。在本节中将介绍ROM，PAL，PLA，GAL，GA，MA和PGA等器件。,ROM的结构,只读存储器(readonlymemory，简称ROM)也是一类重要的阵列逻辑电路。在计算机中，常常要存储固定的信息(如监控程序、函数、常数等)。ROM主要由全译码的地址译码器和存储单元体组成，前者是一种“与”阵列（组成全部地址的最小项），后者则是“或”阵列，它们都以阵列形式排列。存储体中写入的信息是由用户事先决定的，因此是“用户可编程”的，而地址译码器则是“用户不可编程”的。,ROM的类型1）EPROM：熔丝型；一次熔断，不