VHDL-计数器频率计控制器.doc_第1页
VHDL-计数器频率计控制器.doc_第2页
VHDL-计数器频率计控制器.doc_第3页
VHDL-计数器频率计控制器.doc_第4页
VHDL-计数器频率计控制器.doc_第5页
免费预览已结束，剩余1页可下载查看

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

洛阳理工学院实验报告系别计算机系班级学号姓名课程名称EDA技术与VHDL实验日期实验名称4位二进制加法计数器成绩实验目的：1.熟悉QuartusII软件2.练习计数器模块的定制和工作原理实验条件：Quartus II 集成开发环境实验内容： 编写4位二进制加法计数器的VHDL代码并仿真，编译下载验证实验数据：1.实验程序(1) 4位二进制加法计数器的VHDL代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 IS PORT(CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE BHV OF CNT4 ISSIGNAL Q1:STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS(CLK) BEGINIF CLKEVENT AND CLK=1 THEN Q1=Q1+1;END IF;END PROCESS;Q=Q1;END BHV; (2) 频率计控制器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY zmk437 IS PORT (CLKK : IN STD_LOGIC; CNT_EN,RST_CNT : OUT STD_LOGIC; LOAD : OUT STD_LOGIC );END zmk437;ARCHITECTURE BEHAV OF zmk437 IS SIGNAL Div2CLK : STD_LOGIC;BEGIN PROCESS (CLKK) BEGIN IF CLKKEVENT AND CLKK=1 THEN Div2CLK = NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK,Div2CLK) BEGIN IF CLKK=0 AND Div2CLK=0 THEN RST_CNT=1; ELSE RST_CNT =0; END IF; END PROCESS; LOAD = NOT Div2CLK; CNT_EN = Div2CLK; END BEHAV;2.程序运行图：(1) 4位二进制加法计数器(2) 频率计控制器3.波形图：(1) 4位二进制加法计数器 (2) 频率计控制器4.四选一多路选择器的符号图(1) 4位二进制加法计数器(2) 频率计控制器实验总结： 通过实验，让我更加深刻了解并掌握了如何使用Qu
人人文库> 全部分类> 行业资料 > 信息产业

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论