VHDL第4章寄存器描述.ppt

,D触发器真值表（发生在时钟上升沿）,0,1,D=1,D=1,D=0,D=0,4.2寄存器描述及其VHDL语言现象,4.2.1D触发器的VHDL描述,【例4-6】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;-类似于在芯片内部定义一个数据的暂存节点BEGINPROCESS(CLK)BEGINIFCLKEVENTANDCLK=1THENQ1=D;ENDIF;Q=Q1;-将内部的暂存数据向端口输出ENDPROCESS;ENDbhv;,D触发器,4.2.2D触发器VHDL描述的语言现象说明,1.标准逻辑位数据类型STD_LOGIC,BIT数据类型定义：TYPEBITIS(0,1);,STD_LOGIC数据类型定义：TYPESTD_LOGICIS(U,X,0,1,Z,W,L,H,-);,STD_LOGIC所定义的9种数据的含义是：U表示未初始化的；X表示强未知的；0表示强逻辑0；1表示强逻辑1；Z表示高阻态；W表示弱未知的；L表示弱逻辑0；H表示弱逻辑1；-表示忽略。,4.2.2D触发器VHDL描述的语言现象说明,2.设计库和标准程序包,使用库和程序包的一般定义表式是：LIBRARY;USE.ALL;,库的种类VHDL库可分为5种：1）IEEE库定义了四个常用的程序包：std_logic_1164(std_logictypesELSIFa1b1THENq1b1THENq1=1;ELSEq1=0;ENDIF;ENDPROCESS;END,图4-6例4-12的电路图,4.2.3实现时序电路的VHDL不同表达方式,【例4-9】.PROCESS(CLK)BEGINIFCLKEVENTAND(CLK=1)AND(CLKLAST_VALUE=0)THENQ=D;-确保CLK的变化是一次上升沿的跳变ENDIF;ENDPROCESS;,【例4-10】.PROCESS(CLK)BEGINIFCLK=1ANDCLKLAST_VALUE=0-同例5-13THENQ=D;ENDIF;ENDPROCESS;,4.2.3实现时序电路的VHDL不同表达方式,【例4-11】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF3ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF3ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK)BEGINIFrising_edge(CLK)-CLK的数据类型必须是STD_LOGICTHENQ1=D;ENDIF;Q=Q1;ENDPROCESS;END;,4.2.3实现时序电路的VHDL不同表达方式,【例4-12】.PROCESSBEGINwaituntilCLK=1;-利用wait语句Q=D;ENDPROCESS;,【例4-13】.PROCESS(CLK)BEGINIFCLK=1THENQ=D;-利用进程的启动特性产生对CLK的边沿检测ENDIF;ENDPROCESS;,4.2.3实现时序电路的VHDL不同表达方式,图5-8电平触发型寄存器的时序波形,【例4-14】.PROCESS(CLK，D)BEGINIFCLK=1-电平触发型寄存器THENQ=D;ENDIF;ENDPROCESS;,4.2.4异步时序电路设计,单一时钟的同步时序逻辑,4.2.4异步时序电路设计【例4-19】,.ARCHITECTUREbhvOFMULTI_DFFISSIGNALQ1,Q2:STD_LOGIC;BEGINPRO1:PROCESS(CLK)BEGINIFCLKEVENTANDCLK=1THENQ1=NOT(Q2ORA);ENDIF;ENDPROCESS;PRO2:PROCESS(Q1)BEGINIFQ1EVENTANDQ1=1THENQ2=D;ENDIF;QQ=Q2;ENDPROCESS;,图5-9例5-19综合的电路,Q1,Q2,比较用5种不同语句的D触发器VHDL程序,Entitytest1isport(clk,d:inbit;q:outbit);endtest1;architecturebodyoftest1issignalq1:bit;beginprocess(clk)beginifclk=1ANDclklast_value=0thenq1=d;endif;q=q1;endprocess;endtest1_body;,LIBRARYIEEE;USEIEEE.std_logic_1164.all;Entitytest1isport(clk,d:inbit;q:outbit);endtest1;architecturebodyoftest1isbeginprocess(clk,d)beginifrising_edge(clk)thenq=d;endif;endprocess;endtest1_body;,Theyareallthesame,DFF,Entitytest1isport(clk:inbit;d:inbit;q:outbit);endtest1;architecturebodyoftest1isbeginprocessbeginwaituntilclk=1thenq1=d;endif;q=q1;endprocess;endbody;,Entitytest1isport(clk:inbit;d:inbit;q: