EDA-MaxplusII使用介绍.doc

MAX+Plus II应用简介1 概 述Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。Max+plus开发系统的特点1、开放的界面Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。2、与结构无关Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。3、完全集成化Max+plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。4、丰富的设计库Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。5、模块化工具设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。6、硬件描述语言（HDL）Max+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。7、Opencore特征Max+plus软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。2 Max+plus功能简介1 、原理图输入（Graphic Editor）MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块.图形编辑器窗口见图（一）。2、硬件描述语言输入（Text Editor）MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据，文本编辑器窗口见图（二）。 图一 图形编辑器窗口图二 文本编辑器窗口、波形编辑器(aveform Editor)在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。波形编辑器窗口如图（三）所示。使用时只要将欲输入波形的时间段用鼠标涂黑，然后选择工具条中的按钮，例如，如果要某一时间段为高电平，只需选择按钮 ”1”。还可以使用输入的波形(*.WDF文件)经过编译生成逻辑功能块，相当于已知一个芯片的输入输出波形，但不知是何种芯片，使用该软件功能可以解决这个问题，设计出一个输入和输出波形相同CPLD电路。、管脚（底层）编辑窗口(Floorplan Editor)该窗口用于将已设计好逻辑电路的输入输出节点赋予实际芯片的引脚,通过鼠标的拖拉，方便的定义管脚的功能。管脚（底层）编辑窗口见图（四）。 图三 波形编辑器窗口图四 管脚（底层）编辑窗口、自动错误定位在编译源文件的过程中，若源文件有错误，Max+Plus2软件可以自动指出错误类型和错误所在的位置。、逻辑综合与适配该软件在编译过程中，通过逻辑综合 (Logic Synthesizer)和适配(Fitter) 模块,可以把最简单的逻辑表达式自动的吻合在合适的器件中。、设计规则检查选取CompileProcessingDesign Doctor菜单，将调出规则检查医生，该医生可以按照三种规则中的一个规则检查各个设计文件，以保证设计的可靠性。一旦选择该菜单，在编译窗口将显示出医生，用鼠标点击医生，该医生可以告诉你程序文件的健康情况。见图（五）。 图五 规则检测医生、多器件划分(Partitioner)如果设计不能完全装入一个器件，编译器中的多器件划分模块，可自动的将一个设计分成几个部分并分别装入几个器件中，并保证器件之间的连线最少。、编程文件的产生 编译器中的装配程序(Assembler)将编译好的程序创建一个或多个编程目标文件：EPROM配置文件（*.POF）例如,MAX7000系列SRAM文件（*.SCF）例如,FLEX8000系列的配置芯片EPROMJEDEC文件(*.JED)十六进制文件(*.HEX)文本文件(*.TTF)串行BIT流文件(*.SBF)10、仿真当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确.11、分析时间(Analyze Timing)该功能可以分析各个信号到输出端的时间延迟,可以给出延迟矩阵和最高工作频率.见图（六）和图（七）。 图六 延迟矩阵图七 最高工作频率12、器件编程当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性.3 Max+plus设计过程一、设计流程使用Max+plus软件设计流程由以下几部分组成。如图（八）所示。1、设计输入：可以采用原理图输入、HDL语言描述、EDIF网表输入及波形输入等几种方式。设计输入编 译在系统测试编 程修改设计仿真与定时分析图八 开发流程图2、编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。3、仿真：仿真包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。4、编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。图九 编译主控界面图（九）是Max+plus编译设计主控界面，它显示了Max+plus自动设计的各主要处理环节和设计流程，包括设计输入编辑、编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取、编程文件汇编（装配）以及编程下载9个步骤。二、设计步骤1）输入项目文件名(File/Project/Name)2）输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式)(Max+plus/graphic Editor；Max+plus/Text Editor；Max+plus/Waveform Editor)3）指定CPLD型号(Assign/Device)4）设置管脚、下载方式和逻辑综合的方式(Assign/Global Project Device Option,Assign/Global Logic Synthesis)5）保存并检查源文件(File/project/Save & Check)6）指定管脚(Max+plus/Floorplan Editor)7）保存和编译源文件(File/project/Save & Compile)8）生成波形文件(Max+plus/Waveform Editor)9）仿真(Max+plus/Simulator)10）下载配置(Max+plus/Programmer)三、常用菜单简介（1）MAX+PLUS菜单：MAX+plusII：Hierarchy Display_塔形显示；Graphic Editor_图形编辑器；Symbol Editor_符号编辑器；Text Editor_文本编辑器；Waveform Editor_波形编辑器；Floorplan Editor_管脚编辑器；Compiler_编译器；Simulator_仿真器；Timing Analyzer_时间分析；Programmer_程序下载；Message Processor_信息处理；（2）文件菜单，该文件菜单随所选功能的不同而不同。File：Project：Name_项目名称；Set Project to Current File_将当前文件设置为项目；Save&Check_保存并检查文件；Save&Compile_保存并编译文件；Save&Simulator_保存并仿真文件；Save,Compile,Simulator_保存，编译，仿真；New_新文件；Open_打开文件；Delete File_删除文件；Retrieve_提取文件；Close_关闭文件；Save_保存文件；Save As_换名存文件；Info_信息；Size_图纸尺寸；Create Default Symbol_创建当前模块图形符号；Edit Symbol_编辑当前模块图形符号；Create Default Include File_创建当前包括文件；Print_打印；Print Setup_打印设置；（3）模板菜单，该模板使编写VHDL和AHDL设计文件更容易和方便。Templates：AHDL Template_AHDL模板；VHDL Template_VHDL模板；Verilog Template_VERILOG模板；（4）指定菜单Assign：Device_指定器件；Pin/Location/Chip_管脚，放置，芯片；Timing Requirements_时间需要；Clique_指定一个功能组；Logic Options_逻辑选择；Probe_指定探头；Connected Pins_连接管脚；Global Project Device Options_设定项目中器件的参数；Global Project Parameters_设置项目参数；Global Project Timing Requirements._设置时间参数；Global Project Logic Synthesis_设置逻辑综合；Ignore Project Assignments_忽略项目指定；Clear Project Assignments_清除项目指定；Back Annotate Project_返回项目指定；Convert Obsolete Assignment Format_转换指定格式。（5）选择菜单Options：Font_字形；Text Size_文本尺寸；Line Style_线型；Rubberbanding_橡皮筋；Show Parameters_显示参数；Show Probe_显示探头；Show/Pins/Locations/Chips_显示管脚，位置，芯片；Show Cliques&Timing Requirements_显示功能组，时间需求；Show Logic Options_显示逻辑设置；Show All_显示全部；Show Guidelines_显示向导；User Libraries_用户库；Color Palette_调色板；Preferences_设置。该软件的菜单繁多，要想都学会有一定的难度，主要原因是资料问题。但是常用的菜单会使用还是可能的。四、如何获得帮助最直接的帮助来自于Max+plus的Help菜单。若需要某个特定项目的帮助信息，可以同时按+键或者选用工具栏中的快速帮助按钮“”。此时，鼠标变为带问号的箭头，点击“特定的项目”就可弹出相应的帮助信息。这里的“特定项目”，可以包含某个器件的图形、文本编辑中的单词，菜单选项，甚至可以是一个弹出的窗口。7、巨功能模块（LPM功能）Mega功能模块列表：门类：lpm_and ；lpm_inv ；lpm_bustri ；lpm_mux ；lpm_clshift ；lpm_or ；lpm_constantlpm_xor ；lpm_decode ； mux ； busmux运算类：lpm_abs；lpm_counter ；lpm_add_sub ；lpm_mult ；lpm_compare存储类：csfifo ；lpm_ram_dq；csdpram ；lpm_ram_io；lpm_fflpm_romlpm_latchlpm_dff(for backward compatibility only)lpm_shiftreglpm_tff(for backward compatibility only)其它类：clklockpll ntsc核心类：a16450 a8255 a6402 ffta6850 rgb2ycrcb a8237ycrcb2rg b a8251具体的功能块输入输出信号见Max+plus软件帮助。8、老逻辑功能块（Old-Style Macrofunctions）和宏功能块（Macrofunction）功能模块：AddersLatchesArithmetic Logic UnitsMultipliersBuffersMultiplexersComparatorsParity Generators/CheckersConvertersRate MultipliersCountersRegistersDecodersShift RegistersDigital FiltersStorage RegistersEDACSSI FunctionsEncodersTrue/Complement I/O ElementsFrequency Dividers 具体的功能块输入输出信号见Max+plus软件帮助。9、基本逻辑功能块（Primitives）缓冲器类：CARRYOPNDRNCASCADESOFTEXPTRIGLOBAL (SCLK)WIRE (GDFs only)LCELL (MCELL)触发器和琐存器类：DFFSRFFDFFESRFFEJKFFTFFJKFFETFFELATCH输入输出端口类：BIDIR INOUTINPUTINOUTPUTOUTBIDIRC (GDFs only)INPUTC (GDFs only)OUTPUTC (GDFs only)逻辑类：ANDNORNOTORXNORXORNANDVCC (GDFs only)BAND (GDFs only)BNAND (GDFs only)BNOR (GDFs only)BOR (GDFs only)GND (GDFs only)具体的功能块的功能和输入输出信号见Max+plus软件帮助。实验四：组合逻辑-译码器的设计（MaxplusII软件的基本操作与应用）通过本实验后将对MaxplusII软件及CPLD的设计与应用有一个比较完整的概念和思路。一、实验目的：1、掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、初步掌握Max+PlusII软件的基本操作与应用。4、初步了解可编程器件的设计全过程。二、实验步骤： （一）设计输入：、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE”，打开“”MaxplusII软件，如图1.1-1所示。图4.1-1图4.1-2、启动FileNew菜单，弹出设计输入选择窗口，如图4.1-2所示：图4.1-3、选择Graphic Editor File，单击OK，打开原理图编辑器，进入原理图设计输入电路编辑状态，如图4.1-3所示：、设计输入1）放置一个器件在原理图上图4.1-4a、在原理图的空白处双击鼠标右键，出现图4.1-4：b、在光标处输入元件名称（如：input，output，and2，and3，nand2，or2，not，xor，dff等）或用鼠标点击库元件，按下OK即可。c、如果安放相同的元件，只要按住Ctrl键，同时用鼠标按左键拖动该元件复制即可。d、一个完整的电路包括：输入端口input、电路元件集合、输出端口output。图4.1-5e、图4.1-5为-译码器元件安放结果。）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。-译码器原理图连线后如图4.1-6所示。图4.1-6）标记输入输出端口属性分别双击输入端口的“PINNAME”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。本译码器的三输入端分别标记为：A、B、C；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。如图4.1-7所示。图4.1-7）保存原理图单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf，本实验中取名为test1.gdf。（注意：新建项目，一定要建立一个专门的文件夹保存项目文件，在编译过程中将有大量新文件产生。）图4.1-8）点击FileProjectSet project to current File设置此项目为当前项目文件，如图4.1-8所示。注意此操作在你打开几个原有项目文件时尤为重要，否则编译时容易出错 。至此，你已完成了一个电路的原理图的设计输入过程。（二）电路的编译与适配、选择芯片型号图4.2-1选择当前项目文件欲设计实现的实际芯片进行编译适配，单击Assign|Device菜单选择芯片，如图4.2-1所示。如果此时不选择适配芯片的话，该软件将自动把所有适合本电路的芯片一一进行编译适配，这将费你许多时间。该例程中我们选用CPLD芯片来实现，如用MAX7000S系列的EPM7128SLC84-15芯片；同样也可以用FPGA芯片来实现，你只需在下面的对话框中指出具体芯片型号即可。注意如果将该列表下方标有“Show only Fastest Speed Grades”选项的“”消去，以便显示出所有速度级别的器件。完成选择后单击“OK”按钮。、编译适配图4.2-2启动MaxplusIICompiler菜单，按Start开始编译，并显示编译结果，生成下载文件。如果编译时选择的芯片是CPLD，则生成*.pof文件；如果是FPGA芯片的互阿，则生成*.sof文件，以被硬件下载编程时调用。同时生成*.rpt报告文件，可详细察看编译结果。如果有错误待修改后再进行编译适配，如图4.2-2所示。注意此时在主菜单栏里的Processing菜单下有许多编译时的选项，视实际情况选择设置。如果你设计的电路顺利地通过了编译，在电路不复杂的情况下，就可以对芯片进行编程下载，测试硬件。如果你的电路有足够复杂，那么其仿真就显得非常必要。（三）电路仿真与时序分析MaxplusII教学版软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真）。众所周知，开发人员在进行电路设计时，非常希望有比较先进的高效的仿真工具出现，这将为你的设计过程节约很多时间和成本。由于EDA工具的出现，和它所提供的强大的（在线）仿真功能迅速地得到了电子工程设计人员的青睐，这也是当今EDA(CPLD/FPGA)技术非常火爆的原因之一。下面就MaxpluII软件仿真功能的基本应用在本实验中作一初步介绍，在以后的实验例程中将不再一一介绍。一）添加仿真激励波形图4.3-11、启动MaxplusIIWavefrom Editor菜单，进入波形编辑窗口，如图4.3-1所示。图4.3-2、将鼠标移至空白处并单击右键，出现如图4.3-2所示对话窗口。图4.3-3、选择Enter Nodes from SNF选项，并按左键确认，出现4.3-3所示对话框，单击“”和“”按钮，选择欲仿真的I/O管脚。图4.3-4、单击OK按钮，列出仿真电路的输入、输出管脚图，如图4.3-4所示。在本电路中，3-8译码器的输出为网格，表示未仿真前输出是未知的。图4.3-5、调整管脚顺序，符合常规习惯，调整时只需选中某一管脚（如）并按住鼠标左键拖到相应的位置即可完成。调整后如图4.-所示。、准备为电路输入端添加激励波形。选中欲添加信号的管脚，窗口左边的信号源即可变成可操作状态，如图4.-中箭头和圆括号所示。根据实际要求选择信号源种类，在图4.3-6本电路中选择时钟信号就可以满足仿真要求。、选择仿真时间：视电路实际要求确定仿真时间长短，如图4.-所示。本实验中，我们选择软件的默认时间1us就能观察到3-8译码器的个输出状态。图4.3-7、为A、B、C三输入端添加信号：先选中A输入端“”，然后再点击窗口左侧的时钟信号源图标“”添加激励波形，出现图4.3-8所示的对话窗口。图4.3-8、在本例程中，我们选择初始电平为“0”，时钟周期倍数为“1”（时钟周期倍数只能为1的整数倍）并按OK确认。经上述操作我们已为A输入端添加完激励信号，点击全屏显示如图4.-所示。图4.3-9图4.3-1010、根据电路要求编辑另外两路输入端激励信号波形，在本实验中，3-8译码器的A、B、C三路信号的频率分别为1、2、4倍关系，其译码输出顺序就符合我们的观察习惯。按上述方法为B、C两路端口添加波形后单击左边全屏显示图表“”，三路激励信号的编辑结果为图4.3-10所示。图4.3-1111、 保存激励信号编辑结果：使用 File | Save ，或关闭当前波形编辑窗口时均出现图4.-11会话框，注意此时文件名不要随意改动，单击OK按钮保存激励信号波形。二）电路仿真电路仿真有前仿真（功能仿真）和后仿真（时序仿真）两种，时序仿真覆盖了功能仿真，在该例程中我们直接使用时序仿真。读者可以自行使用功能仿真，对比其区别。图4.3-12、选择Maxplus2|Simulator菜单，弹出其对话窗口，如图4.3-12所示。图4.3-13、确定仿真时间，End Time为“”的整数倍。注意：如果在添加激励信号完成后设置结束时间的话，此时仿真窗口中就不能修改End Time参数了。在该例程中，我们使用的是默认时间，单击Start开始仿真，如有出错报告，请查找原因，一般是激励信号添加有误。本电路仿真结果报告中无错误、无警告，如下图4.3-13所示。图4.3-14、观察电路仿真结果，请单击“确定”后单击激励输出波形文件“Open SCF”图标。如图4.-14所示。4、从上图可见，我们所设计的3-8译码器顺利地通过了仿真,设计完全正确。点击“”将上图放大，仔细观察一下电路的时序，在空白处单击鼠标的右键，出现测量标尺，然后图4.3-15将标尺拖至欲测量的地方，查看延时情况，如图4.3-15所示。从上图可以看到，我们这个电路在实际工作时，激励输出有15.6个ns的延迟时间。至此，你已完成和掌握了软件的仿真功能。（四）管脚的重新分配与定位：图4.4-1启动MaxplusIIFloorplan Editor菜单命令，（或按“”快捷图标）出现图4.4-1所示的芯片管脚自动分配画面，点击“”图标，所有管脚将会在“ ”中显示。读者可在芯片的空白处试着双击鼠标左键，你会发现这样的操作可在芯片和芯片内部之间进行切换，可观察到芯片内部的逻辑块等。Foolrplan Editor展示的是该设计项目的