CMOS组合逻辑电路设计I.ppt

第四章CMOS组合逻辑电路设计I静态CMOS逻辑门电路,第一节互补CMOS逻辑门的结构及性能第二节互补CMOS逻辑门的设计第三节类NMOS电路（有比电路）第四节传输门逻辑电路第五节差分CMOS逻辑电路（有比电路）,第一节静态互补CMOS逻辑电路的结构及性能,一、静态CMOS逻辑电路的结构二、静态CMOS逻辑电路的性能,一、静态CMOS逻辑电路的结构,PUN,PDN,PUN：pullupnet上拉网络PMOS,PDN：pulldownnet下拉网络NMOS,PUN、PDN为双重网络设计时需保证，无论什么输入，仅有一个网络在稳定状态下导通。,静态CMOS逻辑门特点,1）带“非”的逻辑功能input:x1,x2,xnoutput:2）逻辑函数F(x1,x2,xn)决定于管子的连接关系。NMOS：PMOS：,3）每个输入信号同时接一个NMOS管和一个PMOS管的栅极,n输入逻辑门有2n个管子。4）静态CMOS逻辑门保持了CMOS反相器无比电路的优点。高噪声容限，VOH、VOL分别为VDD和GND,A,B,例：CMOS与非门,AB=A+B!(AB)=!A+!Bor!(A&B)=!A|!B,A+B=AB!(A+B)=!A!Bor!(A|B)=!A&!B,例：CMOS或非门,A+B,A,B,A,B,A,B,二、静态CMOS逻辑电路的性能,高噪声容限：VOH、VOL分别为VDD和GND，输出电平与器件尺寸无关，无比电路无静态功耗：VDD和GND（VSS）之间没有直流通路在合适的设计时上升、下降时间几乎相同通常空穴迁移率M2M3MN离输出越近的MOSFET尺寸越小！,大扇入时，M1必须传送总电容（C1C2CL）放电电流，因此顺序安排M1MN的尺寸使之递减，有助于提高速度,按大小排列晶体管以优化延迟,合理安排输入信号的顺序当所有的输入信号不是同时到达时,提高速度的方法II,关键信号所有输入信号中最后稳定的信号,关键路径决定逻辑电路速度的路径，一般是关键信号所控制的路径,使关键路径的晶体管靠近逻辑门的输出可以加快速度,In1,In2,In3,M1,M2,M3,In3,In2,In1,M1,M2,M3,criticalpath,criticalpath,1,01,1,1,1,01,charged,charged,提高速度的方法II,使关键路径的晶体管靠近逻辑门的输出可以加快速度,延迟取决于CLC1C2的放电,延迟取决于CL的放电,改变门的逻辑设计,F=ABCDEFGH,提高速度的方法III,尽可能使用与非门，特别是在高速电路中通常应该避免扇入大于4的逻辑门合理安排尺寸，离输出越近的MOSFET尺寸越小合理安排顺序，使关键路径的晶体管靠近逻辑门的输出在高扇入和大输出间，增加逻辑级数或缓冲，使各级的effort（h）大致相同,Y=AB+CD,三、常见的组合逻辑电路,与或非门AOI,类似的或与非门的设计,Y=(A+B)(C+D),至少要用两级门例如：实现三个变量的“与”,不带非的逻辑,异或同或逻辑,异或电路的实现,用与或非门实现“异或”“同或”功能,异或门同或门,前提输入有反码,同或：Y=AB+ABY=AB,全加器真值表,全加器,Sum=AiXORBiXORCi-1(A+B+Ci-1)!Ci+AiBiCi-1Ci=AiBi+AiCi-1+BiCi-1,Gi=AiBiPi=AiBi，与Ai+Bi等价,Ci=Gi+PiCi-1,8个简单逻辑门将有5级延迟,30,Ci=（AiBi)Ci-1+AiBi,SUM=AiBiCi-1+!Ci(Ai+Bi+Ci-1),24+4,多路选择器多路复用器multiplexer,Y=C0D0+C1D1+C2D2+C3D3Ci为控制信号，必须满足约束条件,用S1，S0的四种组合作控制信号,四选一多路器真值表,用反相器做输出级，利于提高输出驱动能力第一级与或非门扇入太大,变换逻辑表达式为：,四选一多路选择器实现方案之二,第三节类NMOS电路（有比电路）,有比电路的种类,目的：降低互补CMOS中晶体管逻辑的晶体管的数目,输出电压为PDN和负载的分压比，有比,需要设计合适的电阻（MOSFET尺寸）比,类NMOS电路,单个负载管代替了PUN网络，在大扇入负载门电路中有吸引力,一个有N个输入的门只需N1个晶体管，可使面积减小，寄生电容减少。由于每个输入只接一个晶体管，这对前级门来说负载很小。但是代价是静态功耗。类NMOS门在对速度要求高，或大部分输出都为高的电路中很有用。,类NMOS电路（伪NMOS电路）,和互补CMOS类似,减少了晶体管数目，减少了面积和负载，但存在静态功耗！,等效负载电阻,上升、下降时间非对称,存在静态功耗,设计时的注意点：,类NMOS电路,为了减少静态功耗，流过负载管的电流IL应当低为了得到合理的NML，VOLILRPDN应当低为了减小IL应当高为了减小RPDN应当低,驱动管和负载管的比例要求,1、2、3有矛盾，即越快的门意味着越大的静态功耗和越小的噪声容限。,自适应负载的类NMOS电路,等待时大pMOSM1不通，省功耗工作时大pMOSM1导通，提速度,第四节传输门逻辑电路（CPL）,一个MOS管可以看作一个可控开关(传输管),但Y和A之间差一个阈值电压阈值损失,0,0.5,1,1.5,2,0.0,1.0,2.0,3.0,Timens,V,o,l,t,a,g,e,V,x,Out,In,NMOS可以传输弱1，强0PMOS可以传输弱0，强1,阈值损失,NMOS可以传输弱1，强0PMOS可以传输弱0，强1,举例,AND,A,B,F,B,0,=AB,B,B,A,F,=,AB,0,特点：,静态门，始终存在充放电通路一个有N个输入的门只需N？个晶体管，可使面积减小，寄生电容减少。无静态功耗?无比双向,A,B,B,F,=AB,A,+AB,异或门,NMOS传输门实现四选一多路器,NMOS传输门阵列实现四选一多路器,用NMOS传输门阵列实现全加器,Sum=AiXORBiXORCi-1(A+B+Ci-1)!Ci+AiBiCi-1Ci=AiBi+AiCi-1+BiCi-1,问题：下拉时pMOS可能关不断！VBVDDVtn2.5V-Vtn,Vx=VDD-(VTn0+(|2f|+Vx)-|2f|),由于衬偏效应VBS不为0，Vtn|Vtp|,LevelRestorer,解决办法,CMOS传输门,注意：传输门的输出不加以恢复不能用于输入实现逻辑功能时要求无遗漏，避免不定态,B=VDD,Out,M1,y,M2,y=VDD-VTn1-VTn2,A=VDD,C=VDD,x=VDD-VTn1,G,S,G,S,静态电路，输出最终和VDD或GND相连，但有阈值损失，弱1设计非常规整，只需调整输入信号的排列顺序实现XOR非常简单，使用于全加器只要串联的MOSFET不多，速度很快但需要产生互补的输入信号,差分传输门逻辑DPTL,利用互补网络可以实现互补的逻辑输出,CMOS传输门逻辑电路,没有阈值损失,传输门的版图,多路复用器multiplexer,GND,VDD,In1,In2,S,S,S,S,S,In2,In1,F,F,F=!(In1S+In2S),异或门,CMOS传输门实现全加器,C,C,C,C,VN,V1,Vi,Vi+1,Vin,每隔M个传输门加一个缓冲器，以提高速度,传输门的优化设计,第五节差分CMOS逻辑电路,DifferentialCascodeVoltageSwitchLogic(DCVSL),PDN1和PDN2是实现互补的逻辑，它们交替工作，实现所需的逻辑功能及其反相值。,没有静态直流功耗,DCVSL的速度快没有静态直流功耗VOHVDD，VOLGND由于一个门需要两个PDN，面积增加但好处是可以得到互补的两个输出信号，而不需额外的反相可能有比，在开关过程中会出现上拉和下拉通路都导通的仍需要由分压比输出节点