基本逻辑运算及集成逻辑门.ppt

第二章逻辑代数与逻辑函数,2.1基本逻辑运算2.2常用复合逻辑2.3正负逻辑2.4集成逻辑门,2.1基本逻辑运算,逻辑变量可能性：非“真”即“假”逻辑常量“真”1；“假”0逻辑函数输出变量输入变量,2.1.1与逻辑（与运算、逻辑乘）,A:闭合与否B:闭合与否F:亮与否,A,F,B,E,2.1.1与逻辑（与运算、逻辑乘）,基本运算规则00=001=010=011=10A=01A=AAA=A(A为任意逻辑变量),(,a,),F,A,B,(,b,),F,A,B,(,c,),UOH和UOL的差值愈大，电路可靠性越高。,2.3正负逻辑,2.3.2逻辑运算的优先级别,逻辑运算的先后顺序首先进行级别高的逻辑运算尽量使用括号避免混乱,加,同或,异或,乘,括号,长非号,2.3.3逻辑运算的完备性,完备集的定义可以组合构成所有逻辑函数的逻辑完备集的例子“与”、“或”、“非”不便于制造“与非”“或非”“与或非”,2.4集成逻辑门,集成电路把若干个器件及其连线，按照一定的功能要求，制做在同一块半导体基片上的产品。数字集成电路（逻辑集成电路）完成逻辑功能或数字功能的集成电路。集成逻辑门最简单的数字集成电路。,2.4.1TTL与非门,电路原理图,输入有低电平0.3V时，V1发射结导通，Vb1为1V，使得V2与V5也截止，V3、V4管导通，输出高电平。,输入端全为高电平时，V1发射结截止，V1集电结、V2和V5管的发射结正向偏置而导通，致使V3管微导通，V4管截止,最终输出端为低电平。,1、工作原理,输入级，实现与运算,中间级，控制V4和V5,输出级，实现非运算,R,1,b,U,C,C,e,1,e,2,e,3,c,A,B,C,R,1,VD,1,VD,2,VD,3,e,1,e,2,e,3,c,A,B,C,VD,4,P,1,b,U,C,C,(,b,),多射体晶体管等效图,2、主要参数,输出高电平UOH至少一个输入端接低电平时，输出的电压2.43.6V，标准输出高电平3.0V(UIH=3.0V)输出低电平UOL所有输入端接高电平时，输出的电压00.5V，标准输出低电平0.3V(UIL=0.3V),开门电平UON保证与非门输出标准低电平时，允许输入的高电平的最小值1.41.8V关门电平UOFF保证与非门输出标准高电平的90%(2.7V)时，允许输入的低电平的最大值0.81V,高电平噪声容限(高电平干扰容限)UNH在保证与非门输出低电平的前提条件下，允许叠加在输入高电平上的最大负向干扰电压；UNH=UIH-UON=3-1.8=1.2V。高电平噪声容限(低电平干扰容限)UNL保证与非门输出高电平的前提下，允许叠加在输入低电平上的最大正向干扰电压；UNL=UOFF-UIL=0.8-0.3=0.5V。,导通延迟时间tpHL从输入端接入高电平开始，到输出端输出低电平为止，所经历的时间；截止延迟时间tpLH从输入端接入低电平开始，到输出端输出高电平为止，所经历的时间平均传输延迟时间tpd,TTL与非门的延迟时间,扇入系数NI扇入系数是门电路的输入端数。一般NI5，最多不超过8。当需要的输入端数超过NI时，可以用与扩展器来实现。扇出系数NO在保证门电路输出正确的逻辑电平和不出现过功耗的前提下，其输出端允许连接的同类门的输入端数。一般NO8，NO越大，表明门的负载能力越强。,2.4.2OC门和三态门,一般的TTL门不能把两个或两个以上的TTL门电路的输出端直接并接在一起产生的大电流会导致门电路因功耗过大而损坏;不能输出正确的逻辑电平，从而造成逻辑混乱。OC门和三态门允许输出端直接并接在一起的两种TTL门。,1、OC门（集电极开路门）,电路原理图,常用符号,国际符号,(,b,),(,c,),F,A,B,V,1,V,5,V,2,R,3,R,2,R,1,(,a,),Ucc,Rc,接上外拉电阻后就是与非门,OC门线与,OC门并联电路,等效逻辑电路,2、三态门(TS门或TSL门),(a)电路原理图,(b)我国常用符号,(d)国家标准符号,(c)常外流行符号,G=0，选通状态G=1，高阻状态,G=0正常的与非门G=1禁止状态输出端相当于悬空三态门与负载之间无信号联系注意禁止状态不是逻辑状态三态门不是三值逻辑门,3、三态门和OC门的性能比较三态门的开关速度比OC门快。允许接到总线上的三态门的个数，原则上不受限制，但允许接到总线上的OC门的个数受到上拉电阻取值条件的限制。OC门可以实现“线与”逻辑，而三态门则不能。,2.4.3MOS集成逻辑门,MOS逻辑门用绝缘栅场效应管制作的逻辑门。PMOS逻辑电路用P沟道MOS管制作；由于工作速度低，不便和TTL电路连接。NMOS逻辑电路用N沟道MOS管制作；其工作速度高，便于和TTL电路连接。但不适宜制作通用型逻辑集成电路。CMOS逻辑电路用P沟道和N沟道两种MOS管构成的互补电路制作的；工作速度高，功耗小，便于和TTL电路连接，适用面广。,1、CMOS反相门(CMOS非门),CMOS门反相器电路,U,DD,U,O,U,I,V,2,(,P,沟道,),V,1,(,N,沟道),G,1,G,2,S,2,S,1,当UI=UIL=0V时，UGS1=0UTP，因此V2截止。所以，UO=UOL0，即输出低电平。,2、CMOS与非门,CMOS与非门电路,U,DD,F,V,3,(,P,),A,B,V,4,(,P,),V,2,(,N,),V,1,(,N,),当两个输入端A、B均输入高电平时，V1和V2的“栅-衬”间的电压均为UDD，其值大于UTN，故V1和V2均产生沟道而导通。而V3和V4的“栅-衬”间的电压均为0，其值大于UTP，故V3和V4均不产生沟道而截止，因而F端的输出电压UO=UOL0V。,2、CMOS与非门,CMOS与非门电路,U,DD,F,V,3,(,P,),A,B,V,4,(,P,),V,2,(,N,),V,1,(,N,),当两个输入端A和B中至少有一个输入低电平(UIL=0)时，V1和V2中至少有一个不能产生导电沟道，处于截止状态。V3和V4中至少有一个产生沟道，处于导通状态。所以此种情况下，F端的输出电压UO=UOHUDD。因此F和A、B之间是“与非逻辑”关系。,3.CMOS或非门,当两个输入端A、B均输入低电平(UIL=0V)时，V1和V2均不开启，处于截止状态；V3和V4均被开启导通。故F端必定输出高电平UOHUDD,F,V,1,(,N,),B,A,V,2,(,N,),V,3,(,P,),V,4,(,P,),U,DD,CMOS或非门电路,3.CMOS或非门,F,V,1,(,N,),B,A,V,2,(,N,),V,3,(,P,),V,4,(,P,),U,DD,CMOS或非门电路,当两个输入端A、B中至少有一个为高电平时，V1和V2中至少有一个开启导通；V3和V4中至少有一个不产生沟道而截止。故F端必输出低电平UOL0。因此F和A、B之间是“或非逻辑”关系。,4.CMOS传输门,C,C,V,2,V,1,U,I,/,U,O,U,O,/,U,I,U,DD,当C=UDD,C=0V时，V1的UGB1=UDDUTN,故V1导通；V2的UGB2=-UDDUTP,故V2也导通。此时在V1和V2的“漏-源”之间产生导电沟道，使输入端与输出端之间形成导电通路，相当于开关接通。,CMOS传输门,4.CMOS传输门,C,C,V,2,V,1,U,I,/,U,O,U,O,/,U,I,U,DD,当C=0，C=UDD时，V1的UGB1=0UTP，故V2也不能产生导电沟道。所以，在这种情况下，输入端与输出端之间呈现高阻抗状态，相当于开关断开。,CMOS传输门,5.CMOS三态非门,F,V,2,(,N,),V,4,(,P,),U,DD,1,G,A,V,3,(,P,),V,1,(,N,),CMOS三态非门电路,当G=1时，V1和V4均不产生导电沟道，不论A为何值，F端均处于高阻态。当G=0时，V1和V4均产生导电沟道，处于导通状态。此时若把V1和V4近似用短路线代替，则该电路就反相器一样，完成非运算F=A。,CMOS逻辑电路的特点,工作速度比TTL