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4bit 超前进位加法器的设计 1 福州大学物信学院福州大学物信学院 数字集成电路课程设计报告数字集成电路课程设计报告 设计题目：设计题目： 4bit 超前进位加法器的设计超前进位加法器的设计 班级：班级： 卓越班卓越班 专业：专业： 微电子微电子 姓名：姓名： 学号：学号： 组名：组名： The Digital IC Terminators （完胜）（完胜） 指导老师：指导老师： 教师评分：教师评分： 日期：日期： 2012/6/16 福州大学数字集成电路课程设计 2 目 录 第第 1 1 章章概述概述.3 3 1.1 课程设计目的.3 1.2 课程设计的主要内容.3 1.2.1 功能分析及逻辑分析.3 1.2.2 电路设计及器件参数设计.3 1.2.4 估算功耗与延时.3 1.2.5 电路模拟与仿真.3 1.2.6 版图设计.3 第第 2 2 章章功能分析与逻辑分析功能分析与逻辑分析.3 3 2.1 功能分析:.3 2.2 真值表:.3 2.3 直流电气特性:.3 2.4 交流（开关）参数:.3 2.5 逻辑电路图:.3 2.6 本章小结:.3 第第 3 3 章章电路设计电路设计.3 3 3.1 性能指标:.3 3.2 模块划分:.3 3.3 工艺主要参数:.3 3.3 电路设计:.3 3.3.1 输出级电路设计:.3 3.3.2 内部反相器设计:.3 3.3.3 内部电路等效:.3 3.3.4 输入级电路设计:.3 3.3.5 输入缓冲级电路设计:.3 3.3.6 输出缓冲级电路设计:.3 3.3.7 输入、输出保护电路设计:.3 3.4 本章小结:.3 第第 4 4 章章估算功耗与延时估算功耗与延时.3 3 4.1 工程估算分析:.3 4.2 电容估算:.3 4.3 功耗估算:.3 4.4 延时估算:.3 4bit 超前进位加法器的设计 3 4.5 本章小结:.3 第第 5 5 章章电路模拟与仿真电路模拟与仿真.3 3 5.1 实验目的:.3 5.2 原理图设计:.3 5.2.1 建立新库:.3 5.2.2 建立 schematic view: .3 5.2.3 建立 symbol: .3 5.2.4 建立总体电路 schematic view： .3 5.2.5 建立总体 74283symbol： .3 5.2.6 74283-test 电路： .3 5.3 功能仿真与验证:.3 5.3.1 功能仿真：.3 5.3.1 功能验证：.3 5.4 功耗仿真:.3 5.4.1 无负载电容功耗仿真：.3 5.4.2 输出端加负载电容功耗仿真：.3 5.5 工作延时测量:.3 5.5.1 无负载电容延时测量：.3 5.5.2 输出端加负载电容延时测量：.3 5.6 本章小结:.3 第第 6 6 章章版图设计版图设计.3 3 6.1 版图设计原理:.3 6.2 LAYOUT VIEW的建立: .3 6.2.1 添加反相器和各个逻辑门新版图：.3 6.2.2 设置器件参数：.3 6.3 版图互连:.3 6.3.1 内部反相器版图：.3 6.3.2 输入级反相器：.3 6.3.3 输出级版图：.3 6.3.4 输出缓冲级版图：.3 6.3.5 异或门版图：.3 6.3.6 或非门版图：.3 6.3.7 与非门版图：.3 6.3.8 电路完整版图：.3 6.4 本章小结:.3 总体心得总体心得.3 3 对课程内容的建议对课程内容的建议.3 3 对指导老师的建议对指导老师的建议.3 3 福州大学数字集成电路课程设计 4 附录附录.3 3 附录 1：DATASHEET .3 附录 2：仿真图 .3 功能仿真：.3 功能验证：.3 功耗仿真:.3 无负载电容功耗仿真：.3 输出端加负载电容功耗仿真：.3 工作延时测量:.3 无负载电容延时测量：.3 输出端加负载电容延时测量：.3 4bit 超前进位加法器的设计 5 第 1 章 概述 1.1 课程设计目的 1. 综合应用已掌握的知识 2. 熟悉集成电路设计流程 3. 熟悉集成电路设计主流工具 4. 强化学生的实际动手能力 5. 培养学生的工程意识和系统观念 6. 培养学生的团队协作能力 1.2 课程设计的主要内容 采用 st3600 工艺，全定制设计简单数字芯片- 4bits 超前进位加法器（74283） 。 1.2.1 功能分析及逻辑分析 对 74283 电路进行功能分析和逻辑分析并设计出逻辑电路。 1.2.2 电路设计及器件参数设计 对电路和器件的参数进行设计，设计每一个晶体管的尺寸。 1.2.4 估算功耗与延时 估算 74283 电路的功耗和延时。 1.2.5 电路模拟与仿真 在 cadence 中画出超前进位加法器的电路并对其进行电路模拟和仿真，测出电路的延 时和功耗。 1.2.6 版图设计 用 cadence 对电路进行版图设计。 福州大学数字集成电路课程设计 6 第 2 章 功能分析与逻辑分析 2.1 功能分析: 74283 为快速进位四位二进制全加器，该电路可完成两个 4 位二进制字的加法。每一 位都有和（）的输出，第四位为总进（C4） 。本加法器可对内部 4 位，进行全超前进位， 在 10ns（典型时间）之内产生进位项。这种能力给系统设计者在经济性上提供局部的超前 性能，且减少执行行波进位的封装数。它的管脚图如图所示： 图图2-12-1 74283管脚图 引脚位引脚位符号符号名称以及功能名称以及功能 5,3,14,12A1A4 运算输入端 6,2,15,11B1B4 运算输入端 7C0 进位输入端 4,1,13,1014 和输出端 9C4 进位输出端 16VCC 电源 8GND 接地 表表2-12-1 74283引脚功能表 现在介绍超前进位的概念，由全加器的真值表可得 Si 和 Ci 的逻辑表达式： 定义两个中间变量 Gi 和 Pi： 当 AiBi1 时，Gi1，由 Ci 的表达式可得 Ci1，即产生进位，所以 Gi 称为产生量 4bit 超前进位加法器的设计 7 变。若 Pi1，则 AiBi0，CiCi-1，即 Pi1 时，低位的进位能传送到高位的进位输出 端，故 Pi 称为传输变量，这两个变量都与进位信号无关。 将 Gi 和 Pi 代入 Si 和 Ci 得： 进而可得各位进位信号的罗辑表达如下： 由上式可知，因为进位信号只与变量 Gi、Pi 和 C-1 有关，而 C-1 是向最低位的进位 信号，其值为 0，所以各位的进位信号都只与两个加数有关，它们是可以并行产生的。 2.2 真值表: 表表2-22-2 74283交流开关参数表 2.3 直流电气特性: 表表2-32-3 74283直流特性参数表 福州大学数字集成电路课程设计 8 2.4 交流（开关）参数: 表表2-42-4 74283交流开关参数表 2.5 逻辑电路图: 根据超前进位概念构成的集成 4 位加法器 74LS283 的逻辑图如下所示： 图图2-52-5 74283交流开关参数表 4bit 超前进位加法器的设计 9 2.6 本章小结: 本章对 74283 进行功能和逻辑的分析，其中包括功能分析、超前进位概念的介绍、 直流特性、交流参数的分析，并给出了逻辑设计电路，为之后的设计奠定了必要的基 础。 第 3 章 电路设计 3.1 性能指标: 1. 可驱动 10 个 LSTTL 电路（相对于 15pf 电容负载） 2. 对于 VDD=5V，VOH=4.5V，VOL=0.4V tTLH/tTHL8ns tPLH/tPHL(C0) 24ns tPLH/tPHL(C0) 24ns tPLH/tPHL(C0) 24ns tPLH/tPHL(Ai or Bi) 24ns tPLH/tPHL(C0) 17ns tPLH/tPHL(Ai or BiC4)17ns Pdis、 fwork200mW、25MHz 表表3-1 设计性能指标参数 3.2 模块划分: 根据电路原理，可以将超前进位加法器的电路分为六级：输入级、内部反相器、输入 缓冲级、内部逻辑门、输出级和输出缓冲级。 福州大学数字集成电路课程设计 10 图图3-2 模块划分图 3.3 工艺主要参数: 采用CSMC的工艺： 参数参数定义PMOS数值NMOS数值 U0迁移率24.7m45.5m Vth阈值电压-955m757m Tox栅氧厚度16n15.8n CBottom junction capacitance per unit area at zero bias 559u412u CjswIsolationedge sidewall junction capacitance per unit area 208p237p 0真空介电常数 8.85e-12F/m2 0 x 氧化层相对介电常数3.9 Cox氧化层单位面积电容2.16e-3F/m3 表表3-3 工艺主要参数 3.3 电路设计: 3.3.1 输出级电路设计: 在输出级加一个反相器，由电容充放电时间与反相器反转时间相等的公式 C*V=I*Tt，C=15pf、V=5V、Tt=8ns 可得:I=9.375mv。 由公式分别将 N 管、P 管工艺参数代入，并取 Vgs=5V,Vgd=4.5V 可得 Wn=47.8u，Ln=1u;Wp=92.6u，Lp=1u。 4bit 超前进位加法器的设计 11 图图3-3-1 输出级电路图 3.3.2 内部反相器设计: Tr=Tf=1ns,CL为负载电容。一般来说，内部反相器的负载由三个部分电容构成，分别是： 本级漏极的结电容Cpn、下级的栅电容Cg、连线杂散电容Cs。 本级漏极的结电容 Cpn 可由公式： 求得，其中 Cj 是 单位面积的结电容，Cjsw 是单位长度的周边电容，b 为有源区宽度，这里取 3.5um。得到: Cpn=(1.916*10-9Wn+1.659*10-15)+( 2.376*10-9Wp+1.4*10-15) 由公式Cg=W*L*Cox得：Cg=（Wn+Wp）*L*Cox=303fF，这里的Wn和Wp近似取输出级 的Wn和Wp的值。Cs=A*Cox，一般情况下，连线杂散电容远小于栅电容，故本次设计忽略 的影响，综合上述三部分的电容量，可以得到内部反相器的负载： CL=Cpn+Cg=1.916*10-9Wn+2.376*10-9Wp+303*10-5F 由于 tr=tf，由公式可近似认为：，代入上式将 CL 化简并根 据公式：、由 t=1ns 得 到 Wn=2.21um，取 Wn=2.3um 则 Wp=4.3um。 3.3.3 内部电路等效: 内部逻辑门的设计采用与非门的等效反相器设计，也就是根据晶体管的串并联关系， 再根据等效反相器中相应晶体管的尺寸，直接获得与非门的各晶体管的尺寸的方法。 福州大学数字集成电路课程设计 12 图图3-3-3 与非门电路图 （1）P管的W/L的计算 将三输入与非门的三个并联P管等效为内部反相器的P管，为保证在只有一个PMOS管导 通的情况下仍能获得所需要的上升时间，要求各PMOS管的宽长比与反相器中的PMOS管相 同，即Wp=4.3um。 （2）n管的W/L的计算 考虑到 N 管的串联结构，为保持下降时间不变，各 N 管的等效电阻必须缩小 3 倍，也 就是它们的宽长比必须是反相器中的管的宽长比的 3 倍，即 Wn=6.9um。 同理可得到 5 输入或非门 Wn=2.3u,Wp=21.5u；2 输入异或门 Wn=4.6u，Wp = 8.6u；3 输入或非门 Wn=2.3u,Wp=12.9u。 3.3.4 输入级电路设计: 输入级的电路形式如图3-3-4所示，本电路由3个管组成。其中，PM1管作为上拉管使用， 起正反馈作用，使Vin较快上升，减小功耗，加快翻转速度。这样就能保证电路能与TTL兼 容（提供大电流）的同时，降低了电路的功耗。 图图3-3-4 输入级电路 （1）提拉管PM1的(W/L)的计算 为了节省面积，同时又能使Vin较快上升，取(W/L)=3，此处的L=1um，即W=3um。 （2）CMOS反相器PM0管的(W/L)的计算 这个管的(W/L)可以参考内部反相器的计算过程，这里取(W/L)=4.3um/1um。 （3）CMOS反相器NMOS管(W/L)的计算 由于要与TTL兼容，而TTL的输出电平在0.4V到2.4V之间，因此要选取反相器的转换电平 为，另外，由半导体器件物理知识可知： 算出，可得（W/L）=55um/1um。 4bit 超前进位加法器的设计 13 3.3.5 输入缓冲级电路设计: 由电路图可知，在输入级中有个信号端，其中经过一级与非门后，用于驱动5个与非 门，故需要加入缓冲级，使其驱动能力增加，有的输出驱动的门数少，所以不用加缓冲级。 输入缓冲级的P、N管尺寸由级间比值（相邻级间的MOS管宽度增加的倍数来决定。为 使功耗或尺寸最佳，级间比一般取2到10。通常由N来表示，N为扇出系数，物理定义式 为：N=下级栅的面积/前级等效反相器栅的面积。本次设计中，前级等效反相器栅的面积为 与非门的P、N管的栅面积总和。下级栅的面积取5个与非门中与输入缓冲级相连的所有 P、N管栅面积总和。可以得知：NB4=（5*4.3 +16*2.3）/(2.3+4.3)=8.83，则可以算出B4缓冲 级中N、P管的尺寸： (W/L)n=N*Wn0=6.8um/1um (W/L)n=N*Wp0=12.78um/1um 同理可得： NB3=（7*4.3 +23*2.3）/(2.3+4.3)=12.58，则可以算出B3缓冲级中N、P管的尺寸： (W/L)n=N*Wn0=8.2um/1um (W/L)n=N*Wp0=15.3um/1um NB2=（7*4.3 +23*2.3）/(2.3+4.3)=12.58，则可以算出B3缓冲级中N、P管的尺寸： (W/L)n=N*Wn0=8.2um/1um (W/L)n=N*Wp0=15.3um/1um NA2=（4*4.3 +8*2.3）/(2.3+4.3)=5.4，则可以算出A2缓冲级中N、P管的尺寸： (W/L)n=N*Wn0=5.4um/1um (W/L)p=N*Wp0=10um/1um NB1=（5*4.3 +16*2.3）/(2.3+4.3)=8.83，则可以算出B1缓冲级中N、P管的尺寸： (W/L)n=N*Wn0=6.8um/1um (W/L)p=N*Wp0=12.78um/1um NA1=（5*4.3 +12*2.3）/(2.3+4.3)=7.44，则可以算出A2缓冲级中N、P管的尺寸： (W/L)n=N*Wn0=6.3um/1um (W/L)p=N*Wp0=11.8um/1um NC0=（5*4.3 +15*2.3）/(2.3+4.3)=8.48，则可以算出A2缓冲级中N、P管的尺寸： (W/L)n=N*Wn0=6.7um/1um (W/L)p=N*Wp0=12.6um/1um 3.3.6 输出缓冲级电路设计: 由于输出级要驱动TTL电路，故输出级部分要在与非门与输出级之间加入一级缓冲级 电路。在电路图中，将5输入或非门等效为一个反相器，与输入级缓冲级电路计算相类似， 可以算得输出缓冲级C4中P、N管的尺寸。 NC4=（92.6+47.8）/(2.3+4.3)=21.27 则可以算出C4缓冲级中N、P管的尺寸： (W/L)n=N*Wn0=10.7um/1um (W/L)p=N*Wp0=19.9um/1um 其余输出缓冲级电路尺寸与该处类似得出。 3.3.7 输入、输出保护电路设计: 因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因，感 应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件 的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的集成极限，则发生栅 击穿，使MOS器件失效，因此要设置保护电路。 福州大学数字集成电路课程设计 14 保护电路，采用标准形式，可从工艺文件中直接调用标准焊盘电路。 3.4 本章小结: 本章提出了电路设计的性能指标和主要工艺参数，并对电路的输入缓冲级、输出缓冲 级、输入级、输出级进行参数的设计，并且通过将各种不同的内部电路等效成反相器后对 其进行参数设计，这些设计参数的设置是之后实验的核心部分和必要的准备工作。 第 4 章 估算功耗与延时 4.1 工程估算分析: 本次设计的电路子模块总类较多且各个分模块的电路差别较大，因此需要对模块进行 分类后逐个计算，电路图原理图如图所示： 图图4-1 电路原理图 在上图所示的电路中还需加入输入级输入缓冲级和输出级以及输出缓冲级。 4.2 电容估算: 1.第一级负载电容： 4bit 超前进位加法器的设计 15 =(412*55+559*4.3)*35+237*(2*55+2*3.5)+208*(2*4.3+2*3.5) =0.123pf =(4.3+2.3+3)*1*2.16*10-3=0.0208pf，所以CL1=CPN+Cg=0.1438pf。 同理可以计算： 2.输入缓冲级 CPN=0.0177pf(内部反相器的 CPN)Cg=0.0428pf 3.C0 输入端： CPN=0.0177pfCg(内部反相器的 Cg)=0.0143pf 4.B4 输入端处两输入与非门输出端： CPN=0.023pfCg=0.0143pf 5.B3 输入端处两输入与非门输出端： CPN=0.065pfCg=0.0143pf 6.B2 输入端处两输入或非门输出端： CPN=0.065pfCg=0.0143pf 7.A2 输入端处两输入与非门或非门输出端： CPN=0.028pfCg=0.033pf 8.B1 输入端处两输入与非门或非门输出端： CPN=0.032pfCg=0.033pf 9.A1 输入端处两输入与非门或非门输出端： CPN=0.028pfCg=0.0391pf 10.C0 非门输出端： CPN=0.0177pfCg=0.0143pf 11.以上各级所加普通反相器缓冲级： CPN=0.124pfCg=0.261pf 12.各个输出缓冲器： CPN=0.33pfCg=0.93pf 13.A4、A3 或非门输出端： CPN=0.056pfCg=0.0812pf 14.各个输入或非门： CPN=0.336pfCg=0.714pf 15.C4 输出端： CPN(最坏情况)=0.0585pfCg=0.066pf 16.sum4、sum3、 sum2 输出端： CPN(最坏情况)=0.0323pf Cg=0.066pf 17. 输出缓冲级： CPN=0.071pf Cg=0.2pf 18.中间缓冲器： CPN=0.0177pfCg=0.066pf 19. 输出级： 福州大学数字集成电路课程设计 16 CPN=0.3pfCL=15pf 4.3 功耗估算: 在电路工作的时候 AiBi 八个输入端到中间缓冲级前面的电容相同，所以计算时候只要 求一个输入的电容然后乘以八倍，C0 输入端的电容另外计算；中间的缓冲级及接下来的一 级由于逻辑门的种类比较多，计算电容时，N 管的 Cg 一样，P 管先算最小尺寸的 Cg，然后 再乘以扇入数；输出缓冲的前一级的根据输出和或者进位分别计算。由以上分析可以得出 功耗总电容 ： CL 总=83.65pf 由动态功耗计算公式： 得到，对于 VDD=5V，f=25MHz 的信号，总功耗为： =52.3mW 功耗小于 200mW，满足设计要求。 4.4 延时估算: 总的延时时间为各级电路的延时之和。故本次延时估算的核心思想是先找出延时最长 的路径，再分别算出每一级的延时时间，最后求和。首先，从电路图我们可以看出延时最 长的路径为：A3B3 输入经输入级，输入缓冲级，与非门，反相器，中间缓冲级，反相器， 四输入与门，四输入或非门，反相器，异或门，输出缓冲级，输出级最后到达 sum4。 由电路的知识可以知道，电路的延时时间为： 第一级延时估算： CL=0.1438pf (W/L)n=55 (W/L)p=4.3，所以 Tpl1=222ps。 同理可计算其他各级延时： 输入缓冲级： Tpl2=181ps 与非门： Tpl3=83.3ps 反相器： Tpl4=95.7ps 中间缓冲级： Tpl5=197ps 四输入与门： Tpl6=84ps 反相器： Tpl7=146ps 四输入或非门： Tpl8=145ps 反相器： Tpl9=74ps 4bit 超前进位加法器的设计 17 异或门： Tpl10=250ps 输出缓冲级： Tpl11=175ps 输出级： Tpl12=2610ps 总延时： Tpl 总=4263ps 由数据得出，总延时满足设计要求。 4.5 本章小结: 本章主要完成工程估算部分任务，通过对各个不同模块的电容进行计算，并计算出中 的电容，利用功耗估算和延时估算的公式对电路的功耗和延时进行了估算。对电路进行估 算可以在理论上对所设计的电路进行验证，是否满足所需要求，由估算结果可知，该设计 符合设计提出的性能指标要求。 第 5 章 电路模拟与仿真 5.1 实验目的: 1.介绍cadence的使用方法 2.使用schematic工具建立电路图 3.建立test电路 4.模拟仿真验证 5.输出波形、工作频率和功耗结果 5.2 原理图设计: 5.2.1 建立新库: (1)点选在CIW视窗的上面工具列ToolLibrary Manager，会出现视窗LM(Library Manager)； (2)点选LM视窗上面的工具列FileNewLibrary； (3)会产生New Library画面； (4)在框内填入库名； (5)点OK确定； (6)出现技术文件关联视窗（如图5-2-1所示）: 福州大学数字集成电路课程设计 18 图图5-2-1 建立新库 5.2.2 建立 schematic view: 建立 schematic view（包括反相器和其他各类逻辑门电路）: 图图5-2-2 反相器原理图 5.2.3 建立 symbol: 建立 symbol（包括反相器和其他各类逻辑门电路）： 图图5-2-3 反相器符号图 4bit 超前进位加法器的设计 19 5.2.4 建立总体电路 schematic view： 图图5-2-4 总体电路schematic view 5.2.5 建立总体 74283symbol： 图图5-2-5 74283symbol 福州大学数字集成电路课程设计 20 5.2.6 74283-test 电路： 图图5-2-6 74283-test电路 5.3 功能仿真与验证: 5.3.1 功能仿真： 根据工作频率对时钟进行设置后在输出端加上 15pf 负载电容进行测试： 图图5-3-1 功能仿真波形 5.3.1 功能验证： 测量并得出输入和输出某一时刻的数值，并进行功能验证： 4bit 超前进位加法器的设计 21 图图5-3-2 功能数据验证图 由图 5-3-2 可得：A4=1 A3=1 A2=1 A1=0; B4=1 B3=1 B2=1 B1=1 S4=1 S3=1 S2=1 S1=0 C0=1 C4=1 其中 S 为和，C0 为进位输入，C4 为进位输出，由以上分析可知该 4 位超前进位加法器的功 能正确无误。 5.4 功耗仿真: 5.4.1 无负载电容功耗仿真： 输出端不加负载电容时： 图图5-4-1 无负载电容功耗仿真图 由图 5-4-1 可知：该 4 位超前进位加法器的功耗为 30mW。 5.4.2 输出端加负载电容功耗仿真： 若在输出端加 15pf 电容： 福州大学数字集成电路课程设计 22 图图5-4-2 加15pf负载电容功耗仿真图 由图图 5-4-2 可知：该 4 位超前进位加法器的功耗为 70mW。 5.5 工作延时测量: 5.5.1 无负载电容延时测量： 在电路设计时所计算的最长延时是从 A4 到输出 S4 的时间： 图图5-5-1-1 无负载电容功耗仿真图 图图5-5-1-2 无负载电容延时测量 由图5-5-2可知：tp(A4S4)=2.26ns。 4bit 超前进位加法器的设计 23 5.5.2 输出端加负载电容延时测量： 若在输出端加入15pf电容： 图图5-5-2 加负载电容延时测量 在电路设计时所计算的最长延时是从A4到输出S4的时间，由图可知：tp(A4S4) =5.03ns。 5.6 本章小结: 本章将之前所设计的电路画成原理图并对该电路进行了电路模拟和功能仿真：电路功 能验证满足超前进位功能的要求；功耗和延时的测量分别在无负载电容和加 15pf 负载电容 的条件下进行测量，由输出结果可知该设计符合设计性能指标。 第 6 章 版图设计 6.1 版图设计原理: 1. 版图设计时采用层次化，全手工的形式设计版图。整个版图设计的思想是先小后大， 即先画出各级的版图，并进行DRC检查，检查无误后进行保存，最后调用这些单元进行最 后的版图设计。另外，本次设计的COMS尺寸有些比较大，故画版图时多以梳状形式来设计， 这样可以减小版图的面积，而又能保持其原来的性能。 2.工具Virtuso的使用。 福州大学数字集成电路课程设计 24 6.2 layout view 的建立: 6.2.1 添加反相器和各个逻辑门新版图： 图图6-2-1 添加新版图 6.2.2 设置器件参数： 图图6-2-2 器件参数设置 Length：沟道长度 Finger width：单指宽度 Finger：杈指数 Gate Connection：栅连接 S/D Connection：源/漏连接 Bodytietype：体连接类型 4bit 超前进位加法器的设计 25 6.3 版图互连: 6.3.1 内部反相器版图： 互连的时候要注意不同的图层，以及各个图层的规则，所以画图前必须阅读数据手册。 图图6-3-1 内部反相器版图 6.3.2 输入级反相器： 图图6-3-2 输入级反相器版图 福州大学数字集成电路课程设计 26 6.3.3 输出级版图： 图图6-3-3 输出级版图 6.3.4 输出缓冲级版图： 图图6-3-4 输出缓冲级版图 4bit 超前进位加法器的设计 27 6.3.5 异或门版图： 图图6-3-5 异或门版图 6.3.6 或非门版图： 图图6-3-6 或非门版图 福州大学数字集成电路课程设计 28 6.3.7 与非门版图： 图图6-3-7 或非门版图 6.3.8 电路完整版图： 图图6-3-8 电路完整版图 4bit 超前进位加法器的设计 29 6.4 本章小结: 本章在电路仿真电路的基础上将电路原理图转画为版图。首先建立子模块的版图，然 后对照电路原理图对子模块进行连接，从而得出整个完整的电路版图。在版图连接的过程 中还对电路进行管教配对检查以使得电路与版图之间的管脚相对应。最后在版图上将电源 和地进行连接就完成本章的内容。 总体心得总体心得 在 74283 功能分析及逻辑分析中，通过查找资料对 74283 进行功能和逻辑的分析，我 对四位超前进位加法器的工作原理有了一定的了解，这将对之后的芯片设计起到重要的奠 基作用。 在电路设计及器件参数设计中，我对电路设计和器件参数尺寸设计有了一定的了解， 学会了如何通过预定的性能指标设计一个电路的器件参数尺寸，学会了设计相同延时电路 的等效方法，对电路的分层次设计有了更深的理解，并且设计了超前进位加法器的所有管 子尺寸，不但较好地完成了实验，且为之后的设计打下了比较好的基础。 通过对超前进位加法器的功耗延时估算，我知道了集成电路设计时应该进行工程估算， 包括功率的估算和延时的估算。这些估算都跟电容有关，所以前提是要计算电路各级的电 容。由于之前设计时候没有考虑到对原理图中门数较多的逻辑门和种类不同的逻辑门进行 转换，因此使得电路中逻辑门的种类很多，计算电容的时候需要逐个进行，计算时间较长。 最终由计算数据得出，估算结果满足设计要求。 通过对电路的模拟与仿真，我熟悉了对 ICFB 软件的使用：包括建立新的工艺库，画比 较复杂的原理图和对原理图进行相应的仿真，其中最重要的就是我学会了测量一个电路工 作时的功耗。在最后的版图设计过程中，我了解了工具 Virtuso 的使用方法，学会了在画版 图的过程中要注意读取厂商所提供的工艺文件和约束条件，在明确了各种要求和规则之后 才开始画版图，这样可以保证版图的正确性，并为之后的 LVS 和 DRC 节省更多时间。 总之，本次课程设计让我对全定制设计一个简单芯片的流程有了十分