PCB的EMC设计规范_公司

- 2005-07-29 发布 实施 深圳市中兴通讯股份有限公司 发 布 印制电路板设计规范 EMC 要求 Q/ZX 深圳市中兴通讯股份有限公司企业标准 (设计技术标准) 目目 次次 1 1范围范围.1 2 2规范性引用文件规范性引用文件.1 3 3术语和定义术语和定义.1 4 4标准维护办法标准维护办法.4 5 5信号完整性（信号完整性（SI）设计要求）设计要求.4 5.1时钟电路的拓扑选择.4 5.2总线 SI 设计要求.5 5.3信号线通用设计要求.6 6 6PCB 布局设计要求布局设计要求.8 6.1通用器件布局要求.8 6.2时钟器件布局.11 6.3接口器件布局要求.11 6.4电源的布局要求.13 7 7PCB 布线设计要求布线设计要求.15 7.1通用布线设计要求.15 7.2时钟电路的布线.17 7.3接口电路的布线.19 7.4电源的布线要求.21 8 8电源完整性（电源完整性（PI）设计要求）设计要求.22 8.1叠层设计.22 8.2信号线的参考平面.23 8.3多种电源的分割.23 8.4平面的滤波.24 8.5接口电路的平面分割.25 9 9PCB 后处理设计要求后处理设计要求.27 9.1屏蔽过孔与边缘辐射控制.27 9.2信号回流路径检查.28 9.3走线优化.28 前 言 为了提高产品的 EMC 设计水平，在单板信号分析及 PCB 设计阶段，解决各种 PCB 设 计过程中由于信号完整性、电源完整性引发的 EMC 问题，确保单板 EMC 设计质量，进而 保证系统的 EMC 与可靠性满足设计要求，特编制本标准。本标准用于单板的信号分析与 PCB 设计过程中，是信号分析工程师、互连设计工程师，在单板的 EMC 设计中的参照标 准，也是 PCB 可靠性工程师完成 PCB 设计检查及硬件工程师、可靠性工程师完成 PCB 可 靠性评审的依据。 本标准由“EMC 仿真的应用与推广团队”提出，技术中心技术管理部归口。 本标准适用于中兴通讯公司范围内，应用在单板硬件 EDA 统一设计流程中，是一个 强制性标准。 本规范起草部门：康讯研究所 EDA 设计部 本规范主要起草人：双琳娜、虞学犬、唐星海、朱顺临 主要评审人员：高云航、熊英、庞健、李军、田昊、王阿明、李连廷、俞延风、唐果、 贾威等 本标准于 2005 年 8 月首次发布。 1范围 本标准规定了公司产品在信号分析与 PCB 设计阶段的 EMC 设计。 本标准适用于 EMC 相关的需求分析人员、系统设计人员、详细设计人员和评审人员。 2规范性引用文件 在下面所引用的文件中，对于企业标准部分没有写出年代号，使用时应以网上发布的 最新标准为有效版本。 Q/ZX 23.020.3 可靠性设计要求EMC 设计 20050715 印制电路板设计规范EDA 设计部 PCB Check List 3术语和定义 下列术语和定义适用于本标准。 3.1电磁环境 electromagnetic environment 存在于给定场所的所有电磁现象的总和。 3.2电磁干扰 electromagnetic interference (EMI) 电磁骚扰引起的设备、传输通道或系统性能的下降。PCB 的 EMI 指 PCB 发出的杂散 能量或外部进入电路板的杂散能量，它包括：传导型(低频)EMI、辐射型(高频) EMI、ESD(静电放电)或雷电引起的 EMI。传导型和辐射型 EMI 具有差模和共模表现形式。 3.3电磁兼容性 electromagnetic compatibility (EMC) 设备或系统在其电磁环境中能正常工作，且不对该环境中任何事物构成不能承受的电 磁骚扰的能力。 3.4传输线（Transmission） 传输线是指任一信号的连线及其到地或到电源的回路。 3.5反射（Reflection） 传输线上的反射是一种“回音” 。当信号的能量沿传输线传送时，由于阻抗的不匹配， 有部分能量返回。 印刷电路板设计规范EMC 要求 3.6信号完整性（Signal Integrity） 信号完整性是指传输系统在信号的传输过程中保持信号的时域和频域特性的能力。信 号具有好的信号完整性指信号能够按照时序要求定时到达，同时具有较好的信号质量（波 形） 。 3.7PCB 寄生参数 PCB 上的每一条布线及其返回路径可以用三个基本模型来描述，即电阻、电容和电感。 在 EMI 和阻抗控制中，电容和电感的作用很大。 3.8阻抗 导线和回路之间的阻抗以及一对电源回路之间的阻抗，是导线及其回路或电源回路之 间电感和电容的函数，阻抗 Zo 等于 L/C 的平方根。 3.9回流路径 每个电路都存在一个闭环回路，当电流从一个器件流入另一个器件，在导线上就会产 生大小相同的回流，从而构成闭合回路。在 PCB 上，当信号流过导线，如果信号频率低 (最多几百 Hz)，回路电流就会沿着阻抗最小的路径，通常是最短且/或最宽的路径，流回到 发送信号的器件。一旦信号频率超过几百 kHz(但还在低频范围内)，回流信号就会与信号 源发送的信号产生电场和磁场的耦合作用。 3.10 旁路电容 产生一个交流分路，从而消去进入易感区的那些不需要的能量。通常铝电解电容和钽 电容比较适合作旁路电容，其电容值取决于 PCB 板上的瞬态电流需求，一般在 10 至 470F 范围内。 3.11 去耦电容 提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到 地。 3.12 过冲 ( Overshoot ) 超出稳态电压的绝对摆动电压值。如果这个电压值超出接收端的输入电压范围，有可 能会损坏器件。 3.13 噪声 Noise 线路或系统中，除所用信号之外的所有电磁信号或能量。通常噪声无法完全去除，仅 能将之减弱，使之产生的干扰最小。 3.14 接地 Grounding 接地提供一个等电位的点或面，使系统或线路有一参考电压，而此等电位的点或面并 不一定是地电位。若该等电位的点或面经由一低阻抗的通路而与大地相连，则称为地电位 （Earth Potential） 。接地是为了在电路和某些基准点之间建立良好的电气通路，为所有的信 号提供一个公共的参考电平，以及防止因设备带电对人员造成电击危害。对设备产生干扰 与危害。 3.15 工作地 Signal Grounding 系统内电路电源的电流回路地，即信号回路的电位基准点，通常可分为数字地与模拟 地。 3.16 滤波 Filtering 滤波就是让需要的信号顺利通过，而阻止其它不需要的信号进入线路、装备或系统中。 3.17 静电放电 electrostatic discharge（ESD） 具有不同静电电位的物体在接近或通过直接接触时，发生的电荷转移。 3.18 3W 原则 3W 原则是指两根印制线的中心距大于等于 3 倍印制线的宽度时，即线间距是 2 倍线 的宽度，可以有效地减少信号之间的耦合，使信号有较“干净”的回流路径。 3.19 耦合 电路间的相互作用，在电路间传递能量。 3.20 串扰 串扰是信号线间的耦合，由互感和互容引起的线上噪声。 3.21 差模辐射 差模辐射是由闭合环路中的电流（即所谓差模电流）引起的，辐射的强度与环的面积、 电流的大小及频率的平方成正比。 3.22 共模辐射 共模辐射是由寄生效应，如地线层、电源层或电缆上的感应电流（即所谓共模电流） 引起的，共模辐射与一个单极天线类似，辐射的强度与单位线长中的电流和频率有关，但 对方向不敏感。 3.23 EMC 实验标准 依据 CISPR22 及 EN55022 标准，设备分两个等级：Class A 和 Class B，Class A 用于 工业或商业环境，Class B 用于家用居住环境。 每一种等级都有传导发射和辐射发射限制值。 等级等级类型类型频率范围（频率范围（MHz）限值限值 0.15 0.5 79 dBuV 准峰值 66 dBuV 平均值 传导发射 0.5 30 73 dBuV 准峰值 60 dBuV 平均值 30 23040 dBuV/m 10 m 准峰值 Class A 辐射发射 230 100047 dBuV/m 10 m 准峰值 0.15 0.5 66 56 dBuV 准峰值 56 46 dBuV 平均值 0.5 5 56 dBuV 准峰值 46 dBuV 平均值 传导发射 5 30 60 dBuV 准峰值 50 dBuV 平均值 30 23030 dBuV/m 10 m 准峰值 Class B 辐射发射 230 100037 dBuV/m 10 m 准峰值 对于辐射发射，如果用 3m 场法测试，则在相应值上加 10 dBuV/m 4标准维护办法 本标准根据设计经验累积、技术不断更新扩充等相关因素，不定期进行修订，并与公 司印制电路板设计相关规范同步更新。 5信号完整性（SI）设计要求 5.1时钟电路的拓扑选择 当驱动端、传输线和接收端的阻抗不一致时，会引起传输信号的反射和阻尼振荡，这 些过剩的射频能量会辐射或影响到电路的其它部分，引起 EMI 问题。对信号进行端接匹配 有助于减少这些负面效应。 5.1.1源端匹配 在进行源端匹配时，匹配电阻应尽量靠近驱动端放置，点对点的拓扑结构缺省值 为 47，如图 1 所示。在系统的 EMC 设计中，可以在兼顾时序和信号完整性的 前提下，通过板级 SI 和时序仿真，扫描并选择合适的阻值最大限度地对时钟信号 进行限流限压，从而最大程度地减小时钟信号的电磁辐射。 Drv R1 Rev1 Trace1 图 1：源端匹配 为了减少时钟信号辐射的高频能量，可以采取一些简单的阻容低通滤波措施来降 缓时钟沿。如图 2 所示，R1 与 R2 的缺省值为 22，C1 的缺省值为 15pf。同样 的，针对具体情况也需要通过仿真分析来确定阻容的数值。 Drv Rev1 Trace1R1R2 C1 图 2：源端匹配电容滤波 点到两点可采用如图 3 所示的低通滤波结构。电阻值缺省为 18，电容缺省值为 15pf。在具体应用中，最好通过仿真扫描在兼顾时序和信号完整性的情况下确定 阻值和容值。 18 ohm 18 ohm 15 pf Drv Rev1 Trace1 Rev2 Trace2 18 ohm 图 3：点到多点源端匹配电容滤波 5.1.2终端上下拉匹配 在对相位没有严格要求的情况下，一拖三以上的结构可以采用终端上下拉匹配的端接 方式以改善信号完整性，如图 4 所示。 VCC R1 R2 GND Drv Rev1 Trace1 Rev2 Trace2TracenTracen+1 Revn 图 4：终端上下拉匹配 5.2总线 SI 设计要求 5.2.1芯片选择 对于可编程的总线输出芯片，建议通过软件编程控制边沿的斜率。对于不可编程的芯 片，可采用与时钟信号类似的办法，虽然给每根总线都并电容的可能性不大，但通过增大 驱动输出的阻抗同样可以降缓信号的上升沿和过冲。 5.2.2端接匹配 SSRAM、SDRAM 等存储器驱动能力较强，容易形成较大过冲，长期工作容易损坏接 收器件并产生严重 EMI 问题。可以通过提取拓扑仿真以采取适当的匹配措施，或 者直接在数据的输入输出端串接电阻降低信号幅值，解决存储器与控制器之间的 过冲问题。在内存芯片附近应加匹配电阻，点对点拓扑情况下阻值缺省为 47， 与源端芯片的距离小于 600mil，如图 5 所示。 SSRAM/SDRAMCPU Trace10.1ns47ohm 图 5：SSRAM/SDRAM 源端匹配 非内存芯片端的匹配电阻是否需要应由仿真决定。 5.2.3驱动设计 尽量选用驱动能力小的器件，否则会有能量过剩的问题，需要采取一些措施去消 耗这些能量，如：串加阻尼电阻等。 对于驱动能力可编程的芯片应该选择合适的驱动能力， 一般 PCI 总线如果所带负载很少，PCI 驱动能力会过剩，导致信号过冲较大，可 在总线上串接一个电阻。 异步总线的驱动应尽量采用慢速、小电流驱动器。 5.3信号线通用设计要求 5.3.1点到点拓扑结构的信号线设计 低速芯片互连或互连很短时，可不用匹配； 高速芯片互连尽量采用芯片内部的匹配电阻； 采用源端匹配时，外部匹配电阻阻值缺省为 33； 5.3.2点到两点拓扑结构的信号线设计 在点到两点的拓扑结构中，若两个负载在物理上靠得很近，可以把它们当作一个 来处理，方法采用前节所述的匹配措施来抑制信号的过冲。当负载的物理位置相 距较远时，应该采取图 6 和图 7 所示的方法进行设计，图中阻值和溶值可通过 SI 和时序仿真确定。 33-47ohm 33-47ohm 33-47ohm 33-47ohm 33-47ohm 图 6：驱动到负载等长 图 7：驱动到负载不等长 5.3.3点到多点拓扑结构的信号线设计 在点到多点拓扑结构中，通常采用的拓扑结构有星型结构和菊花链结构。在设计中要 求遵循以下几点原则： 缺省拓扑结构采用菊花链形式； 重要器件应放在菊花链末端； 布线的 STUB 应尽量小； 强驱动器件应有源端匹配电阻。 Drv Rev1 Trace1 Rev2 Trace2Trace3Trace4 Rev4 Rev3 图 8：菊花链拓扑 6PCB 布局设计要求 6.1通用器件布局要求 数字电路应该根据速率高、中、低速、I/O 电路分区布局，如图 9 所示，避免高 速电路噪声通过接口向外辐射。 接接 口口 低低速速电电路路 ( (如如低低频频模模 拟拟电电路路) ) 中中速速电电路路 ( (如如数数字字控控 制制电电路路) ) 高高速速电电路路 ( (如如大大规规模模 集集成成电电路路) ) 图 9：分区布局 高速电路和敏感电路应尽量远离 PCB 边缘。 高速电路和敏感电路之间的布局尽量隔离，以减少高频电路对敏感电路的干扰。 高速总线信号的过冲和振铃会产生比较严重的 EMC 问题，需要通过 SI 仿真采取 适当的匹配措施加以抑制。 将 PCB 分区应为独立的模拟部分和数字部分，如图 10 所示。数字电路通过平面 对模拟电路的干扰较强。 模拟电路数字电路 IA ID + VIN VAVD IA+ID ID 模拟电路数字电路 IA ID + VIN VAVD IA ID （a）不正确 （b）正确 图 10：数模混合电路分区布局 合适的元器件布局应考虑信号流的走向，弱信号、强信号、数字信号应有序排布。 A/D 转换器跨模数分区放置。应注意 A/D 的模拟地和数字地的交流压差不能大。 在 A/D 之下是模拟地和数字地相连的最佳位置之一，如图 11 所示。 ADC/DAC 模拟地 数字地 没有跨越地间隙 的布线 图 11：数模转换器连接数模分区 源端串阻应尽量放在靠近驱动器件位置；终端端接器件应尽量放在靠近接收器件 位置。 去耦电容的摆放要尽量靠近芯片的电源管脚，如图 12 所示。 芯片芯片 （a）最佳 （b）次之 图 12：去耦电容的摆放位置 信号线以不同电平的平面作为参考平面，如图 13，当跨越平面分割区域时，参考 平面间的续流电容必须靠近信号的走线区域。 2.5V 3.3V1.8V 跨接电容 跨接电容 驱动器 接收器 图 13：跨接电容的位置 芯片的保护电路应尽可能靠近被保护的芯片放置，如图 14。 应最小化连线的电感 图 14：芯片的保护电路放置 I/O 滤波器与变压器应该尽量靠近与其相连的连接器放置，如图 15。 ICFilter IC 外来干扰 Inoise Inoise 干扰其它IC （a）不正确 ICFilter IC 外来干扰 Inoise 干扰一进单 板就被滤掉 （b）正确 图 15：I/O 滤波器位置 如果分区的数字电路与模拟电路之间有少量信号线相联系，则应在其分割开的数 字地与模拟地之间搭桥，实现二地的单点连接，桥的位置应在信号线的下方，应 保证所有信号线在跨越二区时都从桥的上面走线，如图 16。 数字地 模拟地 图 16：模拟地与数字地通过桥连接 如果分区的数字电路与模拟电路之间有很多信号线相联系，且这些信号线很难集 中走线，则数字地与模拟地之间不应进行分割，二地为一个完整的地层。布线时 除了联接二区的信号线可以跨区外，各区内部的信号线严禁跨区走线。 6.2时钟器件布局 晶振、晶体以及相关电路应尽量布置在 PCB 的中间，不要靠近 I/O 接口或板边。 时钟电路要远离敏感器件布局。 时钟源的滤波电路尽可能的靠近振荡器的电源输入引脚，以最大程度减小环路电 流。 晶振去耦电容的摆放要靠近芯片的电源管脚，并且电容的电源线和地线所包围的 面积应最小。 晶体和晶振的布局要注意远离大功率的元器件、散热器等发热的器件。 晶体和晶振要尽量靠近与其相关联的 IC 器件。 6.3接口器件布局要求 选择具有良好高频隔离性能的隔离变压器。在 PCB 布局时不要破坏隔离变压器的 隔离性能，尽可能不要将隔离变压器的初、次级线圈布放在同一个地层上，而是 分别放在二个分割的地上，如图 17 ，用户线通常应接保护地。 非平衡线 隔离变 压器 共模扼 流圈 图 17：隔离变压器布局位置 用户线上可采用共模滤波和变压器隔离，共模电感的位置必须放在收、发端接地 点的电路侧。 用户线一般不应浮空，PCB 上用户线参考平面接保护地。 外接电源端口的一些差模和共模滤波器件在 PCB 板上布局时要尽量靠近电源端口， 以减小外部电源噪声耦合进板内的机会,同时也可减小 PCB 板内耦合出板外的噪声。 图 18 中 L1C1C2C3C4 为电源入口的差模滤波器件，L2 为电源入口的共模滤波 器件，这些器件均应靠近电源入口放置。 图 18：电源的共模/差模滤波器件 网口、电话口等端口信号线上的所加的一些抑制共模噪声的共模电感在布局时要 尽量靠近端口放置，以减小板内噪声通过端口线缆传导和辐射出去，同时也可减 小外部噪声通过端口线缆耦合进板内，如图 19 所示。 图 19：外接端口共模电感布局 一些直流电源端口电源和地信号上串加的高频磁珠尽量靠近端口放置，见图 20。 图 20：直流电源端口部分磁珠布局 一些噪声较大的器件及电路（如晶振、时钟驱动、高速处理器、一些高速数字电 路等）要尽量远离外接端口放置，以减小这些器件及电路产生的噪声通过平面和 空间耦合进端口，再通过端口外接线缆传导和辐射出去。 端口部分的滤波器件要按照信号流向来布局，输入和滤波后的输出要尽量远离， 以防止输入信号噪声耦合进输出信号。 各个端口之间的布局尽量不要互相交错，以防止端口之间的互相干扰。 6.4电源的布局要求 电源部分的布局要按照电源电流的流向来布局，电源输入输出要分开，电源布局 采用直线方式布局，尽量不采用迂回布局，以防止电源前后互相干扰。 无论是差模滤波电路还是共模滤波电路，电容和电感上的引线要尽量加宽。 在满足热设计的前提下，电源部分布局要紧凑，紧凑的布局可减小连线长度，减 小连线上分布参数带来的不利影响，同时布局紧凑可减小电源环路面积。 电源的输入滤波器布局时尽量靠近电源入口处，如图 21 所示。 IC1 IC2 IC3 滤波电路 图 21：电源的输入滤波布局 电源滤波器的输入及输出端在布局时要尽量远离，避免噪声从输入端耦合进输出 端。 电源部分的布局要尽量远离不相关的强干扰电路及器件，以防止外部噪声耦合进 电源造成电源的波动。 电源的去耦钽电容，应靠近电压调整模块的输出地位置。 雷击浪涌保护器件应该尽可能靠近与其相连的连接器放置，如图 22。 应最小化连线的电感 图 22：雷击浪涌保护器件放置 电源的布局要尽量靠近被供电器件，以缩短电源传输路径，减小电源传输路径上 分布参数带来的不利影响。 供电 LDO 尽量靠近被供电器件，对于那些输出为低电压的 LDO 要特别注意。 电源的布局要有利于形成小的电源环路和滤波环路，以减小这些环路对外部的干 扰，同时这些小的环路也可减小外部噪声对电源的干扰。 图 23：电源的电流环路 7PCB 布线设计要求 7.1通用布线设计要求 高速信号线要尽量远离外部接口。 高速信号走线要尽量远离晶振和时钟芯片。 在信号层铺铜时，铺铜与信号线之间的间距应大于 3H（H 为信号线离参考平面的 高度） ，如图 24 所示。 3H H Trace 图 24：走线与铜皮间距 边延触发的中断和复位信号上的测试点不应分叉，如图 29 所示。 高速串行总线（如 SERDES 等 GHz 以上信号） 、百兆/千兆以太网线上的测试点不 应分叉，如图 25。 Drv Rev Trace1 分叉测试点 Stub 图 25：关键和高速信号线上不允许出现分叉测试点 高速信号线不能跨越地平面沟槽布线（如图 26） ，以防产生高阻抗回流路径，增 加共模和差模辐射。 图 26：高速信号线不允许跨越平面沟槽 高速信号布线时要尽量保持良好的回流路径，可通过在高速信号换层过孔旁添加 地过孔/旁路电容等措施改善信号回流。 关键信号尽量不要选择电源平面作为回流平面。 关键信号不能跨越平面沟槽；检查器件管脚和过孔的安全避让，尽量不要有因为 过孔密集而破坏平面完整，如图 27 所示。 图 27：密集过孔导致平面断裂（左） 过孔安全间距过大（右） 没有平面隔离的间距很小的相邻信号层走线必须遵循垂直走线的原则，否则会造 成线间串扰。 严格控制高速信号和敏感信号路径上的 stub，如图 28。 图 28：走线 Stub 在电路板的所有层中，数字信号只能在电路板的数字部分布线。 在电路板的所有层中，模拟信号只能在电路板的模拟部分布线。 PCB 的边缘尽量不要有走线，高速信号线和敏感的信号线应该远离 PCB 板的边缘。 靠近面板等易受 ESD 影响的区域，尽量在内层走线。 7.2时钟电路的布线 在时钟电路附近或者通过时钟区域处、时钟晶体附近或下面尽量不要布其它高速 信号线。如图 29 所示，避免信号间产生容性和感性耦合。 图 29：禁止在时钟下方布其它信号线 时钟信号和其它信号的间距应尽量加大。 时钟信号尽量走内层，并以地层为参考平面。 时钟信号上不允许有分叉的测试点。 晶振与晶体的表层应铺地网络铜皮，在该地网络铜皮上应多打地过孔与地平面相 连。 对于顶层和底层时钟线，应避免 1/4 波长的走线。 时钟线应尽量保持良好的回流路径。可通过在时钟信号换层过孔旁放置地过孔电 容等措施去改善时钟信号的回流。 地过孔 去耦电容 图 30：时钟线换层的处理 时钟信号等高速信号网络，在多层 PCB 走线时如果产生了图 31 所示的闭环和图 32 所示的开环，这样的闭环和开环都会产生天线效应，从而增加 EMI 的辐射强 度，在设计中都要注意避免。 图 31：闭环 图 32：开环 7.3接口电路的布线 端口滤波器件到端口之间的连线要尽量短，如图 33 所示。 图 33：滤波器件与端口之间的连线 端口部分的信号线尽量布在内层，以防止空间噪声耦合到端口信号线上，再通过 端口外接线缆传导和辐射出去。 各个端口之间信号线在布线时不要互相交错，以防止端口之间噪声的互相干扰。 滤波器件（电路）输入和输出信号不要交错在一起，图 34 中输入输出互相交错的 情况应该避免，以防止输入信号的噪声干扰输出信号。 图 34：输入输出信号相交错 与端口不相关的高压、大电流和高速数字信号要远离端口布线，以减小这些信号 产生的噪声通过平面和空间耦合进端口。 PCB 上的用户线尽量远离高速线或时钟线，严禁与相邻的高速线或时钟线长距离 平行走线。 7.4 电源的布线要求 对于电源的功率部分布线要尽量粗短（如图 35 中红线部分） ，可以用敷铜替代布线， 以减小布线上分布参数带来的不利影响。 图 35：电源功率部分走线 电源部分布线时要尽量减小高电压大电流回路特别是续流二极管、续流 MOS 管的电 压跳变端所包围的环流面积；要尽量保持电源电路中一些易产生高次谐波的整流、功 率开关等器件滤波、吸收回路的最小化，如图 36。 图 36：滤波/吸收的环流面积 如图 37 所示的电源滤波器，L1、L2、Cx（Cx1、Cx2）用来抑制差模噪声， L、Cy(Cy1、Cy2)用来抑制共模噪声。 图 37：电源滤波器 在对图 37 所示的电源滤波器布线时，抑制差模噪声的差模电容 Cx 要如图 38 一样保持 到主干电源、地线的引线尽量短，以减小引线电感带来的负面影响；抑制共模噪声的共模 电容 Cy 到地的引线要尽量保持粗短，以减小引线电感带来负面影响，如图 39。 Cx电容Cx电容 （a）：不正确 （b）正确 图 38：差模电容 Cx 的布线方法 Cy 地线短且适当加粗 图 39：共模电容 Cy 的布线方法 8电源完整性（PI）设计要求 8.1叠层设计 叠层是 PCB 的 EMC 设计中关键的一环，在设计叠层时必须考虑布线分配和电源分割。 叠层必须保证高速信号阻抗可控制在预期的阻抗要求范围内，同时通过阻抗控制保证 各信号层阻抗的连续性，以消除因阻抗不连续产生信号反射带来的过冲和振铃对系统 EMC 不利的影响。 尽量使电源层有紧耦合的参考地平面，以保证电源平面的低阻抗特性和地对电源噪声 的耦合吸收，电源、地层间距不应大于 10mil，通常应小于 5mil。 信号层尽量以地平面为参考平面，在 PCB 的 EMC 设计中以地平面为参考优于电源平面。 在各层间厚度设置时，尽量做到以下几点： 尽量使信号层紧耦合参考的平面层，以减小信号回流面积和加强平面层对信号层 噪声的耦合吸收。 尽量使相邻的电源层和地层紧耦合以改善电源层阻抗特性。 如有相邻的信号层，除了正交布线规则外，要尽量拉大两相邻信号层之间的间距 以尽量减小两相邻信号层之间的噪声互扰。 在叠层安排上要尽量避免有相邻的两个电源层，尤其是电压差别较大的两个电源层， 以防止相邻两个电源层噪声的互相耦合导致低电压器件工作不稳定；如不可避免有相 邻的两个电源层，要尽量拉大两个电源层间的间距。 8.2信号线的参考平面 信号线的参考平面包括电源平面和地平面。地平面能够对信号层和电源层产生的噪声 加以隔离、屏蔽和吸收，充分的利用地平面的这些特性可以有效地改善系统的 EMC；同时 还要关注电源平面的谐振和阻抗。 尽量保证参考平面的完整性，参考平面的完整性能保证信号层良好回流路径，同时可 有效降低参考平面的阻抗。 尽量保证参考平面尤其电源参考平面的低阻抗特性，参考平面的低阻抗可通过在 PCB 上加旁路电容和调整叠层等加以改善，在可能的情况下可通过 PI 仿真来解决。 尽量抑制参考平面在系统工作频率范围内的谐振，抑制参考平面的谐振也可通过在 PCB 上加旁路电容和调整叠层等加以改善，在可能的情况下可通过 PI 仿真来解决。 8.3多种电源的分割 对于 PCB 上小范围内用到的电源如某个 IC 芯片的核心工作电压，尽量在信号层上敷铜 加以解决以保证电源层的完整性，如图 40。但要尽量避免在表层敷电源铜皮，以防止 电源不干净带来噪声辐射。 图 40：某 BGA 核心电压通过信号层敷铜加以解决 对于平面的分割宽度，电压大于 12V 时，分隔宽度可加大至 50mil，反之，可选 2030mil。对于模拟电源和数字电源的分割宽度需适当加大，以防止数字电源对模拟 电源的噪声干扰。 较少节点的电源网络应该尽量在走线层完成（最好采用铺铜皮方式） ，对于长度较长地 电源网络，必须加一些滤波电容。 分割后的电源平面要尽量保持规则，不规则的分割形状易造成平面的谐振和电源阻抗 的增大，见如 41，电源地平面上应尽量避免有细长条及哑铃形分割。 图 41：某 BGA 核心电压在电源平面层上的不规则分割及 PI 仿真结果 如有不规则电源分割如图 41，需要注意电流通道是否能承载所需要的电流，在保证能 承载所需电流的前提下对于那些窄的瓶颈需要尽量加宽。 相邻层不同的电源平面要避免交叠放置，以防止噪声的互扰。 在平面层分割时要注意：不要将没有联系的平面之间形成交叠，模拟电源和模拟 地；数字电源和数字地，两者要严格分开，不要在平面上存在容性耦合，见图 42。 模拟地 数字地 数字电源 模拟电源 C1 I1 图 42：平面层交叠 电源的分割区域要正确，模拟电源区域上要避免有数字信号和数字器件，数字电源区 域上要避免有模拟信号和模拟器件，以防止噪声的互扰。 如有信号层以分割的电源平面为参考平面，电源平面分割时需考虑信号的回流，尽量 避免多信号跨越分割平面，如不可避免，要适当以电容搭接形成信号回流通道。 8.4平面的滤波 8.4.1电源地平面阻抗控制 电源平面尽量与地平面紧耦合并成对。 采用两个电源平面时应确保它们都有地平面相邻。 工作频率大于 500MHz 的芯片，应主要依靠平面电容滤波，并采用组合电容滤波。总 体滤波效果应通过电源完整性仿真确定。 严格控制平面去耦电容的安装电感，如图 43 所示，包括：加宽电容引线与加大电容过 孔，选用适当的引线方式。 图 43：推荐电容引线 在使用电源完整性（PI）仿真电源平面的阻抗时，要求电源地阻抗控制在目标阻抗以 下。 8.4.2高速器件的去耦 在高速器件的电源管脚处应该放置去耦/旁路电容。 为防止高速器件的同步开关噪声带来的地弹，在高速器件的电源管脚附近必须放置 12 个储能电容。 芯片上的电源、地引出线从焊盘引出后就近接电源、地平面，线宽0.2mm（8mil） ， 尽量做到0.25mm（10mil） 。 高速器件应该采用电容组合去耦，缺省电容组合有：0.1uf、0.01uf、1000pf。 高速器件的去耦电容应选用 ESL 小，ESR 适当的电容，如：X7R、NPO 等。 8