[课件资料]第六章 时序逻辑电路

概述时序逻辑电路的分析方法常用的时序逻辑电路时序逻辑电路的设计小结,第六章时序逻辑电路,身边的时序逻辑电路：电子表、自动售卖机、序列信号发生器、灯光控制电路、电机控制电路,时序逻辑电路的特点和描述方法时序逻辑电路的分类,6.1时序逻辑电路概述,6.1概述,一、时序逻辑电路的特点逻辑功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加2.电路结构上包含存储电路（必不可少）和组合电路存储器状态和输入变量共同决定输出,串行加法器电路,二、描述方法,时序逻辑电路的结构框图,*时序图（波形图）,*方程组：,*状态转换表/状态转换图,向量函数的形式,三、时序逻辑电路的分类,1.按动作特点：同步时序电路、异步时序电路同步：存储电路中所有触发器使用同一时钟,状态变化发生在同一时刻异步：没有统一的时钟,触发器状态的变化有先有后2.米利（Mealy）型和穆尔（Moore）型Mealy型：输出和存储电路的状态以及输入有关Moore型：输出只和存储电路的状态有关3.按功能：计数器、寄存器、寄存型计数器,6.2时序逻辑电路的分析方法,分析步骤：列方程：时钟方程驱动方程状态方程输出方程根据方程列状态转换表、状态转换图、时序图根据状态转换表说明电路功能特点例题,分析：找出给定时序电路的逻辑功能即找出在输入和CLK作用下，电路的次态和输出。,一、列出方程组,*时钟方程：,*驱动方程：,*状态方程：,*输出方程：,由给定的逻辑图写出每个触发器的时钟方程,由给定的逻辑图写出每个触发器的驱动方程(即每个触发器输入信号的逻辑函数式),把驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程,根据逻辑图写出电路的输出方程,时序逻辑电路的分析方法：,若以圆圈表示电路的状态，以箭头表示状态转换的方向，同时在箭头旁注明状态转换前的输入变量取值和输出值，把所有的状态转换结果列成以上形式，就得到状态转换图。,二、列出状态转换表和状态转换图,*状态转换表：,*状态转换图：,将输入变量及电路初态的取值代入状态方程(对异步时序电路只考虑时钟有效的触发器)和输出方程，得电路的次态和现态下的输出值；得到的次态作为新的初态，将这时的输入变量取值重新代入状态方程和输出方程，又得到一组新的次态和输出值。如此把全部的计算结果列成真值表的形式，就得到状态转换表。,三、画出时序图,*时序图：,在时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图叫时序图。为便于用实验观察的方法检查时序电路的逻辑功能，还可以将状态转换表的内容画成时间波形的形式。,四、分析电路功能,*说明功能：,根据状态转换的特点，说明时序电路的功能。,例题1同步时序电路的分析_1,例题2同步时序电路的分析_2,例题3异步时序电路的分析_1,例题4异步时序电路的分析_2,例题5时序电路的分析,6.2时序逻辑电路的分析方法例题,解：,*驱动方程：*状态方程:,*时钟方程：,例题1:分析如图所示电路的逻辑功能。,时序电路分析同步例题1,*输出方程：,*状态方程:,*列状态转换表,00001,*输出方程：,*状态转换表的另一种形式：,*状态转换图,*状态转换表,/C,*输出方程：,00001,*波形图,有效状态,无效状态,有效状态构成有效循环,无效状态,*完整的状态转换图,*电路功能：,五进制计数器,*状态转换图*波形图,/C,000,100,010,110,001,000,五进制加法计数器,同步五进制加法计数器,可自启动同步五进制加法计数器,带进位信号的,进位信号,自启动:时序电路中的无效状态在时钟CLK作用下，能自动地进入到有效状态循环中,称:该电路能自启动.,1、列出方程组,*时钟方程,*驱动方程,例题2:分析如图所示电路的逻辑功能。,解：,*输出方程,2、列出状态转换表/转换图,*驱动方程：*状态方程:,*状态转换表,*状态转换表的另一种形式：,*状态转换图,3.画波形图,3、时序图:,000,100,010,110,001,101,011,000,解：,*驱动方程：,*状态方程：,*时钟方程：,例题3:分析如图所示电路的逻辑功能。,*功能:可自启动的异步五进制加法计数器,*状态转换表*状态转换图,*驱动方程：,*时钟方程：,*状态方程：,1、列出方程组,*时钟方程*驱动方程*状态方程,*输出方程,C=Q3Q0,例题4:分析如图所示电路的逻辑功能。,解:,2、列出状态转换表/转换图,*时钟方程*驱动方程*状态方程,2-1.状态转换表,2-2.状态转换图,1.列出方程组,例题5:分析如图所示电路的逻辑功能。,解:,转换表,2.列出状态转换表/转换图,1.列出方程组,2.列出状态转换表/转换图,*转换表*转换图,3.功能,由A控制的2位二进制(四进制)可逆计数器,当A=0进行加法计数当A=1进行减法计数,4.时序图,4.时序图,3.功能:由A控制的2位二进制(四进制)可逆计数器,当A=0进行加法计数当A=1进行减法计数,作业：6,1，6,10,6.3若干常用的时序逻辑电路,6.3.1寄存器和移位寄存器一、寄存器用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。只要求其中每个触发器可置1，置0。,用电平触发的D触发器组成的4位寄存器74LS75：CLK=1Q端的状态跟随D端状态而变；CLK=0Q端将保持CLK变为低电平时刻D端的状态.,电平触发,用CMOS边沿触发器组成的4位寄存器74HC175,CLK时，DOD3存入，与此前后的D状态无关；具有异步置0功能；并行输入、并行输出方式,二、移位寄存器,存储代码移位串行-并行转换数值运算数据处理,用D触发器构成的移位寄存器,分析：(设输入数据DI=1101，初始状态Q0Q1Q2Q3=0000),1.在CLK的作用下，输入端数据DI依次送入FF0，同时，寄存器中原各触发器存入的代码依次右移一位。,2.对4个触发器组成的寄存器，经过4个CLK脉冲，串行输入的四位数据全部存入寄存器中。,1101,电压波形,CLK时，触发器按前一级的状态翻转代码的串行-并行转换并行-串行转换,用JK触发器组成的4位移位寄存器,分析：,2.在CLK的作用下，输入端数据DI依次送入FF0，同时，寄存器中原各触发器存入的代码依次右移一位。,3.对4个触发器组成的寄存器，经过4个CLK脉冲，串行输入的四位数据全部存入寄存器中。,1.由JK触发器构成。,输入输出方式,串入：数据仅由最低或高位(FF0/FF3)依次输入，称为:串行输入方式。,并入：全部数据同时输入，称为:并行输入方式。,串出：数据仅由最低/高位(FF0/FF3)依次输出，称为:串行输出方式。,并出：全部数据同时输出，称为:并行输出方式。,*四种方式：,*输入方式,*输出方式,器件实例：74LS194A4位双向移位寄存器附加功能：左/右移控制、并行输入、保持、异步置零,扩展应用（4位8位）,用两片74LS194A接成8位双向移位寄存器,例6.3.1：分析图6.3.8所示电路的逻辑功能,8位的单向移位寄存器,8位并行加法器,功能：将两个8位移位寄存器里的内容相加,8位的单向移位寄存器,存入M,N,M,N右移1位,M右移1位,M右移1位,Y=M*8+N*2,6.3.2计数器,功能：对时钟脉冲计数、分频、定时、产生节拍脉冲和脉冲序列、数字运算等分类：同步式、异步式（按触发器是否同时翻转）加法、减法、可逆计数器（按计数过程中数字增减）二进制、二-十进制和格雷码计数器（按数字的编码方式分类）十进制，六十进制（按计数容量分）,同步计数器同步二进制计数器加法计数器减法计数器可逆计数器控制输入端T控制时钟信号同步十进制计数器异步计数器异步二进制计数器异步十进制计数器,任意进制计数器的构成方法（N构成M）MN的情况移位寄存器型计数器环形计数器扭环形计数器,一、同步计数器同步二进制计数器同步二进制加法计数器,现态,次态,原理：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。最低位每次都翻转。,现态,次态,通常用T触发器构成结构形式：控制输入端T控制时钟信号,各触发器的驱动方程：,T触发器的特性方程：,状态方程：,输出方程：,用T触发器构成的同步二进制加法计数器,状态转换表,状态转换图,计数容量=2n-1=15,时序图,具有分频功能计数器=分频器定时,电子表就是对32768Hz进行215分频得到1Hz信号,进行计数实现计时的。,4位同步二进制计数器74161,清零端和置数端可以改变计数器状态变化规律！,预置数控制端,数据输入端,进位输出端,异步置零端,工作状态控制端,时钟,数据输出端,*管脚图：,例1：分析图1所示电路的逻辑功能。,解：1.画出电路的状态转换图,2.说明电路逻辑功能:十六进制加法计数器,集成计数器74LS161应用（例题1）,例2：分析图2所示电路的逻辑功能。,解：1.分析,3.说明电路的逻辑功能:十一进制加法计数器,集成计数器74LS161应用（例题2）,当状态Q3Q2Q1Q01010时，LD=0有效，使Q3Q2Q1Q0=D3D2D1D0=0000。,2.画出电路的状态转换图,例3：集成计数器74LS161构成电路如图所示,写出电路的状态转换图,分析电路的逻辑功能。,集成计数器74LS161（例题3）,左图:,过渡状态,右图:,七进制计数器,六进制计数器,0110,当状态Q3Q2Q1Q00110时，LD=0，有：Q3Q2Q1Q0=D3D2D1D0=0000。,同步二进制减法计数器,原理：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。最低位每次都翻转。,1011100-1-1011011,现态,次态,通常用T触发器构成结构形式：控制输入端T控制时钟信号,1011100-1-1011011,现态,次态,用T触发器构成的同步二进制减法计数器,同步加减计数器（可逆计数器）,加/减计数器,加/减,计数结果,加/减计数器,计数结果,两种解决方案,单时钟方式,双时钟方式,a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）,单时钟同步十六进制加/减计数器74LS191,状态转换图：,74191(十六进制可逆计数器),同步十六进制加/减计数器74LS191的时序图,*逻辑符号：*功能表：,分析：,*74191是十六进制加/减计数器。除了能做加/减计数外，还有一些附加功能：,*LD为异步预置数控制端。当LD0时，电路为预置数状态，有：Qi=Di。,*S是使能控制端，当S1时，T0T3全部为0，状态保持不变。,*逻辑符号：*功能表：,分析（续）：,*C/B是进位/借位信号输出端，当计数器做加法计数，且Q3Q2Q1Q01111时，C/B=1有进位输出当计数器做减法计数，Q3Q2Q1Q00000时，C/B=1有借位输出。,*CLK0是串行时钟输出端，当C/B1时，在下一个CLK1上升沿到达前,CLK0端有一个负脉冲输出。,b.双时钟方式器件实例：74LS193（采用T触发器，即T=1）,双时钟同步十六进制加/减计数器74LS193,作业：6.12,2.同步十进制计数器加法计数器基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。,能自启动,状态转换图,能自启动,状态转换图,同步十进制加法计数器74160的逻辑图,减法计数器基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。,同步十进制减法计数器,能自启动,状态转换图,十进制可逆计数器基本原理一致，电路只用到00001001的十个状态实例器件单时钟：74LS190,74LS168双时钟：74LS192,单时钟同步十进制加/减计数器74LS190,二.异步计数器,1.二进制计数器异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转,下降沿动作,下降沿动作的异步二进制加法计数器,异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转,下降沿动作的异步二进制减法计数器,2、异步十进制加法计数器原理：在4位二进制异步加法计数器上修改而成，要跳过10101111这六个状态,1,2,3,4,5,6,7,8,9,10,J=0,J=1,J=0,J=K=1,J=1,J=0,器件实例：二五十进制异步计数器74LS290,置9输入端,置0输入端,异步十进制加法计数器,优点缺点,结构简单；,异步计数器,工作频率比较低；存在竞争-冒险现象；,三、任意进制计数器的构成方法用已有的N进制芯片，组成M进制计数器，是常用的方法。,N进制,M进制,1.NM原理：计数循环过程中设法跳过NM个状态。具体方法：置零法置数法,异步置0信号,同步置0信号,同步置数信号,异步置数信号,例6.3.2：将十进制的74160接成六进制计数器,异步置零法,异步置零法,例：将十进制的74160接成六进制计数器,改进,缺点,置零信号持续时间短；触发器的复位速度有快有慢；电路可靠性不高；,SR锁存器,例4：用74161的异步清零端RD端构成十一进制加法计数