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Signal Integrity SI设计理论基础教程V1.0 -初级版1.基础原理21.1时域和频域21.1.1 信号频谱21.1.2频域和时域的对应31.2分布式电路和集总式电路41.3信号完整性的基础概念51.3.1 层叠的概念51.3.2 一些常用的概念71.4信号完整性的物理基础81.4.1 实际RLC元件的模型81.4.2 介电常数92.传输线理论112.1传输线的RLCG模型112.2特征阻抗112.3 PCB中的传输线的种类122.4反射132.5传输线的端接策略153.传输线的物理基础173.1电子速度和传输线中的信号速度173.2信号在传输中的损耗183.3 信号的回流路径204.串扰224.1串扰的起因224.2近端串扰和远端串扰235.时序265.1普通时序系统285.2源同步时序系统311.基础原理1.1时域和频域 时域是真实的世界，它是事件先后顺序的存在，如下图1。信号波形都是按照时间顺序呈现出来。 图1 时域波形 我们的产品设计是运行在时域之中，评估产品的性能也通常在时域中进行，既然如此。为什么还要引入频域的概念呢？ 就像观察事物一样，从不同的角度去观察问题，往往能得到意想不到的结果。如果我们分析信号除了在时域进行外，也从另外一个角度去看，是不是也会有让我们惊喜的现象，更有助于我们解决问题呢？1.1.1 信号频谱 运用频域的首要条件是能够将波形从时域变换到频域，傅立叶变换可以帮助我们完成这个转换。周期性的时域波形经过傅立叶变换，可以得出信号的频谱图，如图3。在频谱图中，横轴表示频率，纵轴表示信号在某个频点上的能量（幅度）。幅度越高，表示信号在这个频点上分布的能量越大。若信号的频率为f，那么只有在n*f Hz（n=1，2，3.）的频点上有能量的分布。 图2 信号频谱注意：若是理想的、占空比为50%（高电平持续时间跟信号周期的比值）方波，其n=偶数时的频点上，能量分布为零。1.1.2频域和时域的对应 如果我们将信号频谱中某个频点的能量用一个该频率的正弦信号能量来表示，第一频点（n=0）的正弦波称为零次谐波，第二个频点为一次谐波.，以此类推。那么任何时域波形就可以用其频谱中全部频点的正弦波进行叠加。 图3 信号的组成 在用正弦波叠加时域波形时，我们可以发现一个有趣的现象：如果叠加信号的正弦谐波次数越高，信号的顶端将更加平滑，上升时间越短，越接近方波。谐波的次数越高，说明信号的频谱中包含频点越大，即信号的带宽越大，带宽用来表示信号频谱中有效的最高正弦波频率分量。 图4 信号的边沿和叠加的关系这里我们可以总结出几个结论：（1）带宽和上升时间存在紧密的联系 BW：表示信号的带宽，单位为GHz Tr：表示信号的上升时间，单位为ns（2）时域中信号的上升时间缩短，则在频域中会有更高次谐波出现（或者说更高频率分量出现），信号的带宽越大。反之，信号频域的带宽越大，其时域的上升时间越短。（3）信号的带宽只是表示信号频谱中有效的最高正弦波频率分量。这里的有效是指更高频率分量的能量对信号总能量的影响可以忽略。1.2分布式电路和集总式电路 我们先看下面这幅电路图： 图5 集总电路 从上面这幅图中，你看到了什么么：电阻、电容、电感、信号源。那么除了这些你还注意到了什么？ 那些连接电容和电阻、电感的连线，是不是被忽略掉了？但下面两个概念会让你重新认识这些连线。 在一般的电路分析中，所涉及到的网络都是集总式电路。电路的所有参数，如阻抗、容抗、感抗都集中于空间的各个点上，各个元件之间的信号是瞬间传递的，即连接元件之间的连线可以忽略，如图5。这就是集总式电路，但这只是一种理想化的模型。 信号的频率越来越大，信号的变化时间越来越小，信号传递时间是不是还可以看成是瞬间呢？假设信号在连线上（暂且叫连线）的传播时间为1ns（这个时间完全可以称为瞬间了），如果信号的频率是1MHz，它的周期是1us，1ns的传播时间相对1us的周期，传递比信号变化快了1000倍，当然可以称为瞬间。如果信号的频率是10GHz，周期是0.1ns，你是不是可以可以想象到一连串的信号在连线上慢吞吞的传输了。这时候，我们还可以忽略连线吗？不能，而且还需要改名为：传输线。在后面的章节还会对传输线有更详细的阐述。 当信号的变化加快时，理想化的集总电路模型已经不适合用来分析问题。因为高频信号在电路中传递时，实际的情况是各种参数分布于电路所在空间的各处，当这种分散性造成的信号延迟时间（传递时间）与信号本身的变化时间相比已不能忽略的时侯，就不能再用理想化的模型来描述网络。信号通道(或者说是信号的连线)是带有电阻、电容、电感的复杂网络，是一个典型的分布参数系统。一块电路的大小直接影响到信号在线路上传播的时间，很显然当信号脉冲在传播过程中，信号被分散在传输线上，线路上各点的电势是不稳定的，这种电路就称为分布式电路。事实上，并不需要10G的信号，才不能忽略连线，（这个举例只是为了说明问题）。那么什么样的信号在电路中传播，我们必须用分布式电路模型来分析问题呢？经验法则：一般划分的标准是将信号在传输线上的延时(Tp)与信号的上升时间(Tr)进行比较，当TpTr/6时，就要划入分布式电路。1.3信号完整性的基础概念1.3.1 层叠的概念 我们设计中的PCB板，厚度一般在1mm2.5mm之间，有些特殊的PCB板会超过这个范围，如高端交换机的背板。在设计PCB时，这若干毫米的厚度还会被分成几层，甚至十几层。这就是PCB层叠的概念。为了更好的描述这些超薄了层面，我们一般使用“mil”单位来构造这些层叠。1mil0.0254mm PCB一般是由表面信号层（顶层信号层和底层信号层），内层信号层，地层，电源层，介质层（由绝缘材料组成）叠加而成，信号层之间用过孔连接起来。 图6 PCB的分层 信号层：分为内层信号层和表层信号层。表层信号层主要用于焊接元器件和分布信号线。内层信号层主要用于分布信号线 地层/电源层：主要用于铺设大面积的地铜皮和电源铜皮；这些层面还为信号线提供参考层来计算信号线的特征阻抗；为信号线信号提供回流路径。（见第二章） 介质层：填充各种介质，保证PCB板一定的厚度。有两个主要的参数：介电常数和耗因子（见后面章节） 过孔：用于信号层切换的电气通路，其内壁附有铜，具有导通性。而不需要跟过孔连接的层面，其铜线（或者铜皮）跟过孔保持一定距离。过孔一般分为通孔，盲孔和埋孔。 盲孔是连接表层和内层而不贯通整板的导通孔埋孔是连接内层之间而在成 品板表层不可见的导通孔通孔这种孔穿过整个线路板，可用于连接各层的导通孔 下面是过孔的示意图，主要由两部分组成，一是中间的钻孔（drill），二是钻孔周围的焊盘区。 图7 过孔的结构下面是几种常用的PCB叠层：Top：表示顶层Bot：表示底层Sig：表示信号层Gnd：表示地层Pow：表示电源层PP表示一定厚度的介质，称为半固化片 Core表示一定厚度的两边带有铜皮的介质（不需要铜皮时可以蚀刻掉），称为芯板好的叠层设计应该能遵循如下几点：（1）Copper层最好要成对设置，比如六层板的2,5 或者3,4 层要一起铺铜，这是考虑到工艺上平衡结构的要求，因为不平衡的铺铜层可能会导致PCB板膨胀时的翘曲变形。（2）最好每个信号层都能和至少一个铺铜层紧邻，这有利于阻抗控制和提高信号质量。（3）缩短电源和地层的距离，可以降低电源的阻抗，减小电流回路和抑制EMI（电磁干扰）四层板：L1TOPPPL2POWCoremm Core（含铜）L3GNDPPL4BOT六层板：L1TOPPPL2GNDCoremm Core（含铜）L3SIGPPL4POWCoremm Core（含铜）L5GNDPPL6BOT八层板：L1TOPPPL2GNDCoremm Core（含铜）L3SIGPPL4POWCoremm Core（含铜）L5GNDPPL6SIGCoremm Core（含铜）L7GNDPPL8BOT1.3.2 一些常用的概念 这里只列出部分常用概念，其余在下面各个章节会有介绍。（1）信号完整性（Signal Integrity）：就是指电路系统中信号的质量，如果在要求的时间内，信号能不失真地从源端传送到接收端，我们就称该信号是完整的。（2）上升/下降时间（Rise/Fall Time）：信号从低电平跳变为高电平所需要的时间，通常是量度上升/下降沿在10%-90%电压幅值之间的持续时间，记为Tr。（3）传输延迟（Propagation delay）：指信号在传输线上的传播延时，与线长和信号传播速度有关.（4）高速电路：信号在传输线上的延迟大于1/2 信号上升时间的电路就叫做高速电路（5）高频电路：如果电路中传播信号的带宽大于100MHz，则电路可以称为高频电路1.4信号完整性的物理基础1.4.1 实际RLC元件的模型电阻、电容和电感是构成电子产品世界的最基本的元件。当手上拿着一个100欧姆的电阻时，你或许只会关心它的阻值是不是100欧。但你有没有注意过，这个电阻的封装、电阻的引脚会不会影响这个电阻的特性？在所有的应用环境中，它真的只是起到了100欧电阻的作用？ 答案是否定的。当信号的频率很低时，我们可以把这些基本元件当着一个理想的元件。即100欧的电阻就只有100欧电阻的功能。但当信号的频率过高时，我们就必须考虑元件制作材料的特性、形状以及制作工艺等因素对元件性能的影响。当然，我们描述这些影响时，也只能使用理想的RLC模型。而实际元件就是这些理想RLC模型的综合作用。下面是电阻、电容、电感在低频和高频时的物理模型。 图8 RLC的低频和高频模型 低频时，电容就是电容。在高频，电容的实际是由一个电感和一个电阻和一个电容串联。当然，电阻和电感的值很小，但它们已经影响到了电容的性能。在实际应用中，这三个元件的会有综合作用串联谐振。即电容的特性会随着频率的变化而变化，如下图。 图9 电容的阻抗图 同理，电感的阻抗曲线如下：图10 电感的阻抗图1.4.2 介电常数导体之间的绝缘材料会增加它们之间的电容量，这一引起电容增大的材料特性称为相对介电常数，通常用符号来表示。它是相对空气（其介电常数为1）的介电常数。所以作为一个比值，它没有单位。通常都省略掉“相对”这个词。简称为介电常数。 介电常数是绝缘材料的固有特性。绝缘材料的介电常数的度量方法是：比较一对导体被空气包围时的电容量和被绝缘材料包围时的电容量C，定义如下： 其中： 表示材料的相对介电常数 表示导体被绝缘材料包围时的电容表示导体被空气包围是的电容 介电常数越大，导体间的电容量的增加就越大。如果在导体周围的空间中均匀填充绝缘材料，则介电常数会使得导体间的电容量增大，这与导体的形状完全无关。下图列出了互连线中常用绝缘材料的介电常数。2.传输线理论 所谓传输线,广义上就是指电流和电压在时间t 和空间z 上的电磁信号或者功率传输线。 在电路分析中，可以说，由两个具有一定长度的导体组成回路的连接线，我们称之为传输线。由于传输线的一个基本特征是信号在其上的传输需要时间，因而人们也常常将传输线称之为延迟线。把传输时间叫做传输延迟，传输线的基本特征可以归纳为:（1）电参数分布在其占据的所有空间位置上（2）信号传输需要时间。传输线的长度直接影响着信号的特性，或者说可能使信号在传输过程中产生畸变（3）信号不仅仅是时间(t)的函数，同时也与信号所处位置(x)有关，即信号同时是时间(t)和位置(x)的函数（4）传输线是由信号路径和回流路径（或者称为参考层）组成，信号路径用于信号传输，回流路径用于信号回流。（我们知道，任何一个完整的电路都必须有一个完整的从源的输出到最后回到源的闭合路径，因此伴随着信号的传播，在参考层上必定有返回电流）2.1传输线的RLCG模型在第一章节，我们已经讲过。当信号的频率达到一定范围后，用于传输信号的电路必须当着分布式电路。而分布式电路的特点就是传输信号的传输线是一个由电阻、电容和电感组成的复杂网络。那么这个复杂的网络到底是怎么由这些分布参数组成的呢？它们各表示什么含义呢？这就是传输线的RLCG模型。在一般的情况下，我们可以将传输线等效为下图所示的RLCG模型： 图11 传输线的RLCG模型首先在传输线的信号传播方向上将其微分，然后截取其中的一个小段dz。并用Rdz表示串联电阻， 表示由于导体的有限传导性造成的损失；用Gdz 表示并联电阻， 表示由于参考平面和导体之间的介质的有限阻抗所造成的损失；用Ldz表示串联电感，体现磁场特性；用Cdz 表示并联电容，体现导体和地平面之间的电场特性。传输线就是由这么一个个微分段dz所组成。 2.2特征阻抗 特征阻抗是传输线的一个重要特性，也是信号完整性中一个最基本的概念。高频信号在传输时在信号和它的回流之间存在变化的电场，同时变化的电场会激发变化的磁场，这些电磁场的大部分能量都集中在导体和回流平面之间的介质中。阻抗就是传输线和介质共同作用下的阻止电磁场变化传播的固有特性，因而它只与传输线的宽度，厚度，离参考面的距离以及介质的介电常数有关。 图12 信号的传输过程当给传输线加上电压为V的信号时，信号传播到某点时就要这一点的传输线和回流面之间建立一个幅度为V的稳定电压信号，这就意味着当信号行进到这一点时，就必须在传输线和相应的返回路径上聚集一定的正电子和负电子来维持这一稳定的电压V，同样当传送到下一个点时，信号也需要聚集同样的正负电子来维持正常的传播，通过这种方式传输线把驱动器的电压一步步传送到终端。在此过程中信号每传一步整个回路都需要一定的时间来积累正负电荷，这种看上去类似电阻的特性，就把它叫传输线的阻抗。如果信号在传播的路径上处处是均匀的，条件是相同的，那么信号在传播的过程中遇到的总是完全一致的瞬间阻抗，这个不变的瞬间阻抗就称为特征阻抗，也叫浪涌阻抗，记为2.3 PCB中的传输线的种类 PCB的设计中，经常用到的传输线有微带线和带状线两种。（1）微带线 微带线的横截面结构如下： 图13微带线结构微带线的特征阻抗近似计算公式如下： 其中：表示特征阻抗，单位 w表示信号线的宽度，单位mil t表示信号线的厚度，单位mil h表示信号线与其参考层的距离，单位mil表示介电常数（2）带状线 带状线的横截面结构如下： 图14 带状线结构 带状线的特征阻抗近似计算公式如下： 其中：表示特征阻抗，单位 w表示信号线的宽度，单位mil t表示信号线的厚度，单位mil B表示介质的厚度，单位mil表示介电常数2.4反射 在特征阻抗章节，我们已经讲述了信号在传播时，会不断受到恒定不变的特征阻抗影响。请注意，这里说的是恒定不变的特征阻抗。如果遇到变化的特征阻抗（如信号由8mil线宽的传输线传输到4mil线宽），会对信号有什么影响呢？ 信号到达特征阻抗不同的两个区域时，会在两个区域的交界面上发生发射现象。如下图： 图15 信号反射入射电压在交界处发生反射，一部分电压被反射回信号源端，一部分电压穿过交界面，传输到另外一个区域。信号的反射是一个相对抽象的概念，需要一个具体化的参数来定量的表征反射的程度，这就是反射系数，根据交界面两端的电压和电流的相等，可以推导出反射系数： 当=0,即 时,属于完全匹配的情况，没有反射发生；当不为零的时候，有两种极限的情况：一种是终端短路的情况，即，,电压波在终端全部反射，反射信号与入射信号相位差是180，即传输到终端的波形完全反射回来并且相位正好相反，即输入为+V，反射为-V；第二种是终端开路的情况，即负载，则，电压波全部反射，但相位不变，即如果输入为+V,反射也为+V。 从反射系数的公式可以知道，反射系数的范围是+1，-1，也就是说反射电压的幅度会小于原始电压的幅度。如果反射电压再次发生反射，其幅度会更小。反射会在入射信号上叠加一些不期望出现的波形，这就会使入射信号发生畸变，这些畸变现象根据其特征分为过冲，下冲和振荡。过冲就是指接收信号的第一个峰值或谷值超过设定电压对于上升沿是指第一个峰值超过最高电压；对于下降沿是指第一个谷值超过最低电压。过大的过冲将会损坏元件中的保护二极管，导致过早失效。而下冲, 就是指第二个谷值或峰值，严重时将可能产生假时钟信号,导致系统的误读写操作。振荡和过冲在本质上是相同的，在一个时钟周期中,反复的出现过冲和下冲,就称之为振荡。振荡是电路中因为反射而产生的多余能量无法被及时吸收的结果。 图16 信号畸变2.5传输线的端接策略在上一个章节讲述到，信号在传输的过程中遇到了阻抗不连续，会在不连续点发生信号反射，造成信号发生畸变。为了保证信号的质量，必须对不连续点进行端接。在PCB设计时，传输线的阻抗我们可以很通过控制传输线的横截面来保持恒定。因此阻抗不匹配一般出现在信号源端和信号末端。如果信号源端进行了端接，信号在末端反射，反射信号回到源端被端接电阻吸收掉，不会再发生反射。如果信号末端进行了端接，信号到达末端后就不会发生反射。如果信号在两端都没有进行端接，反射信号就会在源端和末端来回反射，直至耗尽反射信号的能量。 芯片信号输出buffer（缓冲器）的输出阻抗一般都很小，在几欧到几十欧的范围。为了保持阻抗连续，需要在信号源端串接一个电阻，使之与传输线的阻抗匹配。如下图： 图17 串行端接 其中：R0表示驱动器的输出阻抗Rs表示串接电阻Z0表示传输线的特征阻抗在信号的末端，芯片的输入buffer的阻抗非常大，一般都是采用的并行端接策略。下面介绍的两种是我们设计中比较常用的两种：（1）上拉并行端接 图18 上拉端接 （2）戴维南端接 图19 戴维南端接 3.传输线的物理基础 传输线用于将信号从一端传输到另一端，它是由任意两条有一定长度的导线组成。请注意，是由两条导线组成，为了区分这两条导线，把一条称为信号路径，另一条称为返回路径。当信号接入传输线时，信号总是指信号路径和返回路径之间相邻两点的电压差。 图20 传输线组成 传输线有两个非常重要的特征：特征阻抗和时延。特征阻抗前面已经讲述，这一章节主要阐述传输线的时延。另外传输线的损耗也将描述。3.1电子速度和传输线中的信号速度信号在传输线中的传播速度是多快？你是不是认为信号传播的速度和导体中电子的速度一样快？这里只告诉你一个结果，它不是我们的重点。实际上，常见的铜导线中的电子速度比信号传播速度要低100亿倍。在PCB中，我们最需要关注的是信号在传输线中的传播速度，它是我们学习信号时序的前提。在特征阻抗的一章，我们已经讲过，信号在传播到某点时，首先是在某点建立一个电压差，即在信号路径和返回路径之间建立一个电场，而信号路径和返回路径构成的电流回路会产生一个磁场。因此信号的传播其实就是电场和磁场的建立和传播，信号的传播速度就取决于信号路径和返回路径周围材料中的交变电磁场的建立速度和传播速度。 图21 信号传播电磁场的变化速度v可以由下式得到： 其中：表示自由空间的介电常数，其值为表示材料的相对介电常数表示自由空间的导磁率，其值为表示材料的相对导磁率代入数据，可得： 其中：in表示长度，1 in=1000mil表示材料的相对导磁率，所有不含铁磁材料的聚合物，其导磁率都为1，因此实际互连材料中的信号传播速度为：信号在传输线中的时延TD为：其中： TD表示信号时延，单位ns Len表示传输线长度，单位为in v表示信号的传播速度，单位为in/ns3.2信号在传输中的损耗 下图是5GHz的信号经过一段传输线传输之前和之后的波形图，从图中我们可以发现：信号的边沿没有传输前垂直，而是变得延缓。其次信号的幅度相比之前有很大的衰减。 图22 信号的损耗发生如此现象的原因信号在传输的过程中会损耗一部分，而损耗的大小跟传输线的横截面形状和信号频率以及介质材料特性相关。当传输线中传输信号时，造成信号损耗主要有下面几种损耗源：（1）辐射损耗（2）耦合到邻近的传输线上（3）阻抗不匹配，造成信号反射损耗（4）导线损耗（5）介质损耗辐射损耗在我们的PCB中一般都非常小，可以不考虑。第二种损耗就是串扰，在后面的章节会有讲述，反射损耗前面章节已经阐述。本章节主要讲述导线损耗和介质损耗。导线损耗主要有两个因素。在传输线的RLCG模型中有一个串联电阻，它代表的就是传输线的导体损耗。我们知道，在电阻两端施加电压，电阻会将电能转换成热能消耗掉。因此传输线本身的电阻特性也会将部分信号能量转换成热能消耗。另外，当传输线上的信号频率越高时，越容易发生趋肤效应。趋肤效应（Skin effect）是指当信号频率提高时，流动电荷会渐渐向传输线的边缘靠近，甚至中间将没有电流通过。因此，发生趋肤效应时，传输线的有效横截面变小，电阻特性更大，信号损耗也就更大。导线损耗跟传输线的线宽成反比，跟传输线的长度成正比。在理想的情况下，我们可以认为PCB中的介质材料是绝缘的，其电阻率为无穷大。但现实中的介质材料都有相应的电阻率。当信号路径和返回路径之间有电压差时，介质材料中将有直流电流通过，通常称之为漏电流。一般情况下，这个漏电流非常小，漏电阻消耗的能量微不足道。然而，大多数材料的漏电阻率跟频率相关，频率越高，漏电阻率越小，漏电流越大。导致介质材料消耗的能量越高，这就是介质损耗。介质损耗跟介质的材料特性相关。介质损耗跟介电常数成正比，跟损耗因子（）成正比，跟信号频率成正比。介电常数和损耗因子是介质材料的两个重要特性，介电常数前面章节已经讲述。损耗因子涉及的内容过深，这里不作详细描述，有兴趣者可以参见信号完整性分析一书。3.3 信号的回流路径任何信号的传输都存在一个闭环的回路，当电流从驱动端流入接收端的时候，必然会有一个回流电流通过与之相邻的导体从接收端回流至驱动端，构成一个闭合的环路。交流信号会自动选取阻抗最小的路径返回驱动端，但实际情况中，信号不可能始终保持如图23 所示的理想路径，特别是在高密度布线的PCB板上，过孔，缝隙等都可能降低参考平面理想的特性，而是表现为更复杂的回流形式，如图23。 图23 信号的回流对高频信号回流的理解不能有一个思维定势，认为回流必须完全存在于信号走线正下方的参考平面上。事实上，信号回流的途径是多方面的：参考平面，相邻的走线，介质，甚至空气都可能成为它选择的通道，究竟哪个占主要地位归根结底看它们和信号走线的耦合程度，耦合最强的将为信号提供最主要的回流途径。比如在多层PCB 设计中，参考平面离信号层很近，耦合了绝大部分的电磁场，99%以上的信号能量将集中在最近的参考平面回流。信号路径和回流路径所形成的环路面积对EMI（电磁干扰）和PI（电源完整性）的影响很大。有兴趣者可以参看信号完整性分析。这里只讲述一下环路面积对EMI的影响。每一个环路都可以等效为一个天线，环路数量或者面积越大，引起的EMI 也越强。如果回流集中在最近的参考平面，信号和地回流之间的环路面积很小，所以产生的EMI 也很低。但如果由于相邻的参考平面上存在缝隙等非理想因素，这就导致了回流的面积增大，信号路径和回流路径的耦合作用减弱，将会有更多的回流通过其它途径或者直接释放到空中，这就会导致EMI 的大大增加。我们参考图24 来分析信号回流对EMI 的影响，可以看到：信号和回流外部区域，由于磁场的极性相反，可以相互抵消，而中间部分是加强的，这也是对外辐射的主要来源。很明显，我们只要缩短信号和回流之间的距离，就可以更好的抵消外围的电磁场，同时也能降低中间加强部分的面积，大大抑制EMI。 图24 信号回流对EMI的影响4.串扰串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压或电流噪声干扰。它是将有害信号从一个网络转移到另一网络。 图25 信号的串扰4.1串扰的起因导体之间的互感和互容是串扰的根本原因。感性耦合则是由于干扰源上的电流变化产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。容性耦合是由于干扰源上的电压变化在被干扰对象上引起感应电流从而导致的电磁干扰 图26 信号串扰的起因 互感是引起串扰的两个重要原因之一,互感系数Lm表示一根传输线通过磁场对另外一根传输线产生感应电压的程度,受害线上的噪声电压大小跟入侵线的电流变化率成正比: 互容是引起串扰的另外一个原因 ,互容系数Cm表示一根传输线通过电场对另外一个传输线耦合出电流大小。受害线上的噪声电流与入侵线的电压变化率成正比: 通过上面对串扰起因的分析，影响串扰的主要因素是导体之间的耦合系数：Lm和Cm。如果增加两个导体之间的间距，就可以减小单位长度的耦合系数。如果减短导体之间的平行走线的长度，就可以减小耦合系数总的大小。4.2近端串扰和远端串扰 侵害线驱动信号时,由于互感和互容的作用,会在临近线上感应出电流。因为电流在传输线上遇到的阻抗在两个方向上是相等的,所以感应电流会向两个方向流动,并且是等量的。当电流分别流到源端和终端时,可以在两端电阻上测出由入侵线感应出的噪声电压。为了区分这两个末端,把距离源端最近的一端称为近端,而离源端最远的一端称为远端,有时这两端也可以用信号传输的方向来定义,即远端是信号传输方向的前方,近端是信号传输的后方。因此由驱动线产生的串扰也称为近端串扰(后方串扰)和远端串扰(前向串扰)。 在弄清近端串扰和远端串扰之前，我们先了解一下一个概念饱和长度 从串扰的起因，我们知道：串扰是因为入侵线的电压和电流变化引起。而信号上升沿和下降沿是电压和电流变化的集中体现。所以串扰都是发生在入侵线信号边沿位置。 图27 串扰的饱和长度定义：等于前沿的空间延伸的耦合长度称为饱和长度。其中：表示串扰的饱和长度，单位为inTr表示信号的上升时间，单位为nsv表示信号在入侵线上的传播速度，单位为in/ns近端串扰是由流向源端的感应电流引起的,当入侵线线的源端一有信号输出时,受害线的近端就有噪声电压产生,入侵线上信号出现上升沿,受害线上的噪声电压就从0V开始,逐步上升,当信号传播了一个饱和长度时,受害系近端的电压将达到一个稳定值,此后上升沿沿传输线传播时每经过一个饱和长度,就产生一个饱和电压。这些电压幅度相等且在不同的时间到达近端，此时传输的上升沿就相当于一个恒定源。只有入侵线上的信号到达远端后,就不再有耦合电流,此时近端的噪声电压已经保持了一个传输时延,但是入侵线在远端耦合的电流还需要要从远端流到近端,这段时间也是一个传输时延,因此近端串扰的噪声电压将会保持2个，近端串扰在受害线上的噪声电压形状如下图。注意，如果信号的传输时延小于饱和长度时延（下图的RT段），则串扰电压值达不到峰值。 图28 近端串扰的电压波形 远端串扰是由于流向远端的感应电流引起,由于感应电流跟信号传输方向一致,速度一样,所以噪声电压是不断叠加起来，当入侵线上的信号传到远端的时,受害线的远端才会出现噪声电流,因此在临近线的远端要经过一个传输时延才出现噪声电压。其电压特征如下图所示。 图29 远端串扰的电压波形 特别需要注意，串扰是由于导体之间的容性耦合和感性耦合共同作用的结果，没有那种串扰只是其中一种因素形成。容性耦合和感性耦合始终都是同时作用，它们之间只有主次之分。如果容性串扰为主时，上图中的电压为正（跟入侵线电压极性相同），如果以感性串扰为主，上图中的电压为负（跟入侵线的电压极性相反）。这是因为近端串扰是容性串扰和感性串扰之和，而远端串扰是容性串扰和感性串扰之差。这点的描述有兴趣者请参见信号完整性分析。当容性串扰和感性串扰相当时，远端串扰很小。例如利用带状线传输时，远端串扰几乎为零。下面列出了一些减小串扰的常用措施：（1）如果可能，线间距控制在线宽的两倍以上（2）对于表面线，耦合长度尽可能短（3）对于敏感线，最好采用带状线布线（4）尽量采用各种办法使得信号路径和返回路径之间的距离减小（5）如果隔离要求超过-60dB，应使用防护布线（6）防护布线要求打均与地孔，没一个上升沿的延升长度中必须有三个地孔（7）避免接插件和封装中共用返回路径（8）如果大量信号线切换参考面，这些信号线的过孔彼此之间尽量远离（9）对于敏感线的层面切换，如果切换的参考面电压相同，应在换层过孔旁就近添加回流路径过孔。如果切换的参考面电压不同，应考虑在换层过孔旁放置电容5时序对于信号完整性设计人员，时序问题在设计中至关重要。特别是当信号频率越来越高时，留给数据传输有效读写窗口越来越小。而信号完整性是保证信号时序的前提，因此了解一些时序概念是非常有用的。我们先了解一些在时序中需要掌握的概念。建立时间（Setup Time）：建立时间就是接收器件需要数据提前于时钟沿稳定存在于输入端的时间。保持时间（Hold Time）：为了成功的琐存一个信号到接收端，器件必须要求数据信号在被时钟沿触发后继续保持一段时间，以确保数据被正确的操作。这个最小的时间就是我们说的保持时间。 图30 信号的建立和保持时间飞行时间（Flight Time）：指信号从驱动端传输到接收端，并达到一定的电平之间的延时，和传输延迟和上升时间有关。Tco：是指信号在器件内部的所有延迟总和，一般包括逻辑延迟和缓冲延迟缓冲延迟（buffer delay）：指信号经过缓冲器达到有效的电压输出所需要的时间 图31 信号上升沿的飞行时间 图32 信号下降沿的飞行时间时钟抖动（Jitter）：时钟误差是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和后期布线没有关系。 图33 时钟抖动时钟偏移（Skew）：是指由同样的时钟产生的多个子时钟信号之间的延时差异。 图34时钟的偏移5.1普通时序系统 所谓普通时序系统就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供。下图就是一个典型的普通时钟系统的示意图，表示的是计算机系统的前端总线的时序结构，即处理器(CPU)和芯片组（Chipset）之间的连接。 图35 普通时钟系统在这个例子中，驱动端（处理器）向接收端（芯片组）传送数据，我们可以将整个数据传送的过程考虑为三个步骤：（1）核心处理器(CORE)提供数据（2）在第一个系统时钟的上升沿到达时，处理器将数据Dp 锁存至Qp 输出（3）Qp 沿传输线传送到接收端触发器的Dc，并在第二个时钟上升沿到达时，将数据传送到芯片组内部一般来说，标准普通时钟系统的时钟信号到各个模块是同步的，即图中的Tflight clka 和Tflight clkb 延时相同。通过分析不难看出，整个数据从发送到接收的过程需要经历连续的两个时钟沿，也就是说，如果要使系统能正常工作，就必须在一个时钟周期内让信号从发送端传输到接收端。如果信号的传输延迟大于一个时钟周期，那么当接收端的第二个时钟沿触发时，就会造成数据的错误读取，因为正确的数据还在传输的过程中，这就是建立时间不足带来的时序问题。目前普通时序系统的频率无法得到进一步提升的原因就在于此，频率越高，时钟周期越短，允许在传输线上的延时也就越小，200-300MHz 已经几乎成为普通时序系统的频率极限。那么，是不是传输延时保持越小就越好呢？当然也不是的，因为它还必须要满足一定的保持时间。接下来，我们就建立和保持时间来分析一下时序设计需要考虑的一些问题以及正确的系统时序所必须满足的条件。 信号经过传输线到达接收端之后，就牵涉到建立时间和保持时间这两个时序参数，它们是接收器本身的特性，表征了时钟边沿触发时数据需要在锁存器的输入端持续的时间。通俗地说，时钟信号来的时候，要求数据必须已经存在一段时间，这就是器件需要的建立时间（Setup Time）；而时钟边沿触发之后，数据还必须要继续保持一段时间，以便能稳定的读取，这就是器件需要的保持时间（HoldTime）。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。见下图，其中还考虑了时钟误差的因素。 图36 数据的读写窗口 下面来具体讨论一下系统时序需要满足的一些基本条件。我们仍然以图33的结构为例，并可以据此画出相应的时序分析示意图： 图37 普通时钟系统时序分析示意图在上面的时序图中，存在两个时序环，我们称实线的环为建立时间环，而虚线的环我们称之为保持时间环。可以看到，这两个环都不是闭合的，缺口的大小就代表了时序裕量的多少。同时还要注意到，每个环上的箭头方向不是一致的，而是朝着正反两个方向，因为整个系统时序是以时钟上升沿为基准的，所以我们时序环的起点为系统时钟clk in 的上升沿，而所有箭头最终指向接收端的控制时钟CLKC 的边沿。先来分析建立时间环：缺口的左边的半个时序环代表了从第一个系统时钟上升沿开始，直到数据传输至接收端的总的延时，我们计为数据延时，以Tdata tot 表示：Tdata tot =Tco clkb + Tflt clkb + Tco data + Tflt data上式中：Tco clkb 是系统时钟信号CLKB 在时钟驱动器的内部延迟Tflt clkb 是CLKB从时钟驱动器输出后到达发送端（CPU）触发器的飞行时间Tco data 是数据在发送端的内部延迟Tflt data 是数据从发送端输出到接收端的飞行时间从CLKC 时钟边沿的右边半个时序环代表了系统时钟到达接收端的总的沿时，我们计为时钟延时，以Tclk tot 表示：Tclk tot = Tcycle + Tco clka + Tflt clka Tjitter其中，Tcycle 是时钟信号周期Tco clka 是系统时钟信号CLKA（第二个上升沿）在时钟驱动器的内部延迟Tflt clka 是时钟信号从时钟驱动器输出到达接收端触发器的飞行时间Tjitter 是时钟的抖动误差。因此我们可以根据建立时间裕量的定义，得到：Tsetup margin = Tclk tot Tdata tot Tsetup time将前面的相应等式带入可得：Tsetup marin = Tcycle + Tco clka + Tflt clka Tjitter Tco clkb Tflt clkb Tco data Tfltdata Tsetup我们定义时钟驱动器(PLL)的两个时钟输出之间的偏移为Tclock Skew ，两根CLOCK 走线之间的时钟偏移为TPCB Skew ，即：Tclock Skew = Tco clkb - Tco clkaTPCB Skew = Tflt clkb - Tflt clka这样就可以得到建立时间裕量的标准计算公式：Tsetup marin =Tcycle TPCB skew Tclock skew Tjitter Tco data Tflt data-Tsetup 再来看保持时间环：对照图34，我们可以同样的进行分析：Tdata delay = Tco clkb + Tflt clkb + Tco data + Tflt dataTclock delay = Tco clka + Tflt clka于是可以得出保持时间裕量的计算公式：Thold margin = Tdata delay Tclock dalay Thold time即: Thold margin = Tco data + Tflt data + Tclock skew + Tpcb skew Thold 可以看到，式1.6.2 中不包含时钟抖动Jitter 的参数。这是因为Jitter 是指时钟周期间（Cycle to Cycle）的误差，而保持时间的计算和时钟周期无关。对于任何时钟控制系统，如果要能保证正常工作，就必须使建立时间余量和保持时间裕量都至少大于零，即Tsetup marin 0；Thold margin 0，分别带入就可以得到普通时钟系统的时序约束条件不等式：TPCB skew +Tclock skew +Tjitter + Tco data + Tflt data+Tsetup Thold需要注意的是：（1）数据在发送端的内部延时Tco data 可以从芯片的datasheet 查到，这个值是一个范围，在建立时间中取最大值，在保持时间中取最小值。（2）数据在传输线上的飞行时间Tflt data 在实际计算中应该取最大/最小飞行时间参数，在建立时间中取最大飞行时间，在保持时间中取最小飞行时间。（3）时钟的偏移TPCB skew 和Tclock skew 也是一个变化的不确定参数，一般为+/-Nps，同样，在建立时间约束条件中取+Nps，而在保持时间约束条件中取-Nps。从上面的分析可以看到，对于PCB 设计工程师来说，保证足够稳定的系统时序最有效的途径就是尽量减小时钟的PCB skew 和信号传输的飞行时间，而其它的参数都只和芯片本身的性能有关。实际中经常采取的措施就是严格控制时钟和数据的走线长度，调整合理的拓补结构，并尽可能减少信号完整性带来的影响。然而，即便我们已经考虑的很周全，普通时钟系统的本身的设计瓶颈始终是无法打破的，也就是建立时间的约束，我们在尽可能减少由PCB 布线