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CPLD培训实习报告 日期 2009.08.03 作成 宋礼阳 成员員 吴飞 兰奇 承认 李松 开发目的或缘由1. 了解CPLD和FPGA的基本结构和原理；2. ispLEVER 开发工具的使用；3. ispLEVER 工具中Verilog HDL语言的初步设计；4. Lattice LC4032VCPLD的学习；5. 电路焊接能力的训练和考核；技术要点详述 l LC4032V PLD1. 芯片的结构由通用逻辑块GLB,全局布线区GRP和I/O单元组成，有3.3V,2.5V ,1.8V 三个系列。2. LC4032V有48个管脚，32个I/O口，管脚图如下图：Fig.1 LC4032V管脚图3. 本实验用了48个管脚中的17个管脚，5个I/O口分别为：B4,A14,A15,A1,A2;其中B4为5MHz晶振信号输入脚其他的还有4个电源脚，4个接地脚以及4个JTAG脚。4. 引脚配置如Table.1Table.1 LC4032V 引脚配置表引脚类型引脚编号引脚类型引脚编号VCC12、36VCCO6、30GND5、13、29、37TDI1TDO35TCK11TMS25INPUT24、16、17OUTPUT45、466. 电路原理图Fig .2 电路原理图l Verilog HDL程序设计设计要求：设计一频率源，该频率源有两路输出，其中一路为占空比为75、频率为10kHz的方波；另外一路为占空比为50的方波，其频率受一开关控制，开关闭合与打开时该方波频率分别为100kHz和200kHz方案：5MHz的信号，通过500分频产生10KHz的信号，通过计数器，小于375时赋值1，否则赋值0，得到75%占空比；通过25分频得到200KHz信号，设置一个开关跟计数器，计数小于13赋值1，否则0，得到100K信号。实验结果及数据 l CPLD输出信号测试图1. 输出占空比为75%的10K信号Fig.3 10K信号输出图2. 输出占空比为50%的100K信号Fig. 4 100K信号输出图3. 输出占空比为50%的200K信号Fig.5 200K信号输出图结论CPDL输出10K，100k，200K信号，频率存在较小的误差，200K占空比也存在误差，但是效果基本达到设计要求。- 7 - ASIA OPTICAL（HANGZHOU）INNOTEK CO., LTD. No. 176,3F,17Building,Tian Mu Shan Road, Hang-zhou,China Tel : +86-571-8
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