组合逻辑电路(4课时).ppt

1,第五章组合逻辑电路,2,例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,1）首先指明逻辑符号取“0”、“1”的含义。,2）根据题意列出真值表。,真值表,三个按键A、B、C按下时为“1”，不按时为“0”。灯是F，灯亮为“1”，否则为“0”。,2、例题,3,真值表,3）画出卡诺图，并用卡诺图化简。,4,4）根据逻辑表达式画出逻辑图。,用与或门实现,5,若用与非门实现,6,甲乙两校举行联欢会，入场券分红、黄两种，甲校学生持红票入场，乙校学生持黄票入场。会场入口处如设一自动检票机：符合条件者可放行，否则不准入场。试画出此检票机的放行逻辑电路。,7,某汽车驾驶员培训班进行结业考试，有三名评判员，其中A为主裁判员，B和C为副裁判员。在评判时，按照少数服从多数的原则通过，但主裁判员认为合格，亦可通过。试用“与非”门构成逻辑电路实现此评判规定。,8,设A,B,C,D是一个8421码的四位，若此码表示的数字x符合x小于3或x大于6时，则输出为1，否则为0。试用“与非”门组成逻辑图。,9,某同学参加四门课程考试，规定如下：（1）课程A及格得1分，不及格得0分；（2）课程B及格得2分，不及格得0分；（3）课程C及格得4分，不及格得0分；（4）课程D及格得5分，不及格得0分。若总得分大于8分（含8分），就可结业。试用“与非”门画出实现上述要求的逻辑电路。,10,实现多位二进制数相加的集成电路,串行进位加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，运算速度不高。,2、多位加法器,0,11,将两个一位数A和B进行大小比较，一般有三种可能：AB,AB,FAB3100,A3=B3A2=B2A1=B1A0=B0010,A3=B3A2=B2A1=B1A0B0100,A3=B3A2=B2A1B1100,A3=B3A2B2100,A3B)i”端和“(AB,FAB,ABAC，则A最大；若ABAC，则A最小。,可以用两片74LS85实现。,25,A=B=C,A最大,A最小,A与C作比较,A与B作比较,必接好,必接好,(1),(2),26,74LS148的功能表,EI,EO,GS,从功能表可以看出，当EI=1时，表示电路禁止编码，即无论70中有无有效信号，输出C、B、A均为高电平（逻辑1），并且GS=EO=1。,27,74LS148的功能表,EI,EO,GS,当E1=0时，表示电路允许编码，如果70中有低电平(有效信号)输入，则输出C、B、A是申请编码中级别最高的编码输出(注意是反码)，并且GS=0，EO=1；如果70中无有效信号输入，则输出C、B、A均为高电平，并且GS=1,EO=0。,28,74LS148的功能表,EI,EO,GS,当GS=1,EO=0时，表示该电路允许编码，但无码可编；,当GS=0，EO=1时，表示该电路允许编码，并且正在编码；,当GS=EO=1时，表示该电路禁止编码，即无法编码。,从另一个角度理解GS和EO的作用,29,三、译码器,译码是编码的逆过程，即将某二进制代码翻译成电路的某种状态。,1、二进制译码器及其集成器件,二进制译码器的作用：将n种输入的组合译成2n种电路状态。也叫n线-2n线译码器。,译码器的输入,一组二进制代码,译码器的输出,一组高低电平信号,常见的二进制译码器有24线译码器、38线译码器和416线译码器。,30,2-4线译码器74LS139的功能表,当E=0时，24译码器的输出函数分别为：,如果用表示i端的输出，mi表示输入地址变量A、B的一个最小项，则输出函数可写成,当使能端有效(E=0)时，它正好是输入变量最小项的非。因此变量译码器也称为最小项发生器。,（1）2-4线译码器,31,2-4线译码器74LS139的内部线路（逻辑图）,1,1,1,1,1,32,2-4线译码器74LS139管脚图,一片139内含有两个2-4线译码器,33,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,（1）显示器件：常用的是七段显示器件。,2、数字显示译码器(七段显示译码器),34,优点:工作电压低体积小寿命长可靠性高。,缺点：工作电流比较大，每一段的工作电流在10mA左右。,半导体数码管：根据二极管的连接不同分为共阴共阳两种。如下图所示：,液晶显示器：用于计算器电子手表电子词典等。,35,a,b,c,d,f,g,abcdefg,1111110,0110000,1101101,