Verilog设计验证及简单组合逻辑电路设计.ppt

第6讲Verilog设计验证及简单组合逻辑电路设计,授课教师：邹兴平电邮地址：zou_xingping,2019/11/25,2,一、verilog设计的仿真验证占据整个设计的6070%的工作量，需要很高的代码覆盖率，并不比设计可综合代码简单,2019/11/25,3,测试平台的组成,激励信号,需要验证的设计,激励信号和用于验证的结果数据,需要验证的设计,简单的测试平台,复杂的测试平台,2019/11/25,4,模块的测试,测试模块常见的形式：modulet;reg;/被测模块输入/输出变量类型定义wire;/被测模块输入/输出变量类型定义initialbegin;end/产生测试信号always#delaybegin;end/产生测试信号Testedmdm(.in1(ina),.in2(inb),.out1(outa),.out2(outb);/被测模块的实例引用initialbegin.;.;.end/记录输出和响应endmodule,2019/11/25,5,模块的测试,测试模块中常用的过程块：,always,所有的过程块都在0时刻同时启动；它们是并行的，在模块中不分前后。initial块只执行一次。always块只要符合触发条件可以循环执行。,2019/11/25,6,模块的测试,如何描述激励信号：modulet;rega,b,sel;wireout;/引用多路器实例mux2_m(out,a,b,sel);/加入激励信号initialbegina=0;b=1;sel=0;#10b=0;#10b=1;sel=1;#10a=1;#10$stop;end,2019/11/25,7,并行块,在测试块中常用到forkjoin块。用并行块能表示以同一个时间起点算起的多个事件的运行，并行地执行复杂的过程结构，如循环或任务。举例说明如下：moduleinline_tb;reg7:0data_bus;initialforkdata_bus=8b00;#10data_bus=8h45;#20repeat(10)#10data_bus=data_bus+1;#25repeat(5)#20data_bus=data_busb)beginAgb=1;asb=0;aeb=0;endelseif(ab)beginAgb=0;asb=1;aeb=0;end,2019/11/25,32,ElseBeginAgb=bx;asb=bx;aeb=bx;endend,2019/11/25,33,5.编码器,Always*BeginCase(din)8b0000_0001:dout=3b000;8b0000_0010:dout=3b001;8b0000_0100:dout=3b010;8b0000_1000:dout=3b011;8b0001_0000:dout=3b100;8b0010_0000:dout=3b101;8b0100_0000:dout=3b110;8b1000_0000:dout=3b111;Endcaseend,8线3线编码器,2019/11/25,34,Always(din)BeginIf(din7=1)dout=3b111;elseIf(din6=1)dout=3b110;elseIf(din5=1)dout=3b101;elseIf(din4=1)dout=3b100;elseIf(din3=1)dout=3b011;elseIf(din2=1)dout=3b010;elseIf(din1=1)dout=3b001;elseIf(din0=1)dout=3b000;elsedout=3bx;end,8-3线优先级编码器,2019/11/25,35,6.译码器,Always*BeginCase(din)3b000:dout=8b0000_0001;3b001:dout=8h02;3b010:dout=8h04;3b011:dout=8h08;3b100:dout=8h10;3b101:dout=8h20;3b110:dout=8h40;3b111:dout=8h80;default:dout=8h00;Endcaseend,3-8译码器,2019/11/25,36,7、移位寄存器,Always(posedgeclkorposedgerst)if(rst)reg_out=3b000;Elsecase(mod)2b00:reg_out=reg_out1:0,right_in;/左移reg_out=reg_out2:1,left_in;/右移reg_out=reg_out1:0,parallel_in;/并行入endcase,通用移位寄存器,2019/11/25,37,参数化的桶行移位器,Modulebarrelshift(din,rotate_cnt,dout);ParameterWIDTH=6;ParameterCNT_SIZE=3;InputCNT_SIZE-1:0rotate_cntlInputWIDTH-1:0din;outputWIDTH-1:0dout;WireWIDTH-1:0temp;Assigndout,temp=din,dinrotate_cnt;endmodule,实现循环左移,2019/11/25,38,说明,Assigndout,temp=din,dinB-1/B进制,0，其他,1，如果x(i)+y(i)=B-1/B进制,0，其他,q(i)，如果p(i)=1/B进制,g(i)，其他,2019/11/25,44,源码见carry_chain_adder.v,2019/11/25,45,2019/11/25,46,流水线加法器,FPGA系统设计的三种思想乒乓球设计、串并变换、流水线核心思想：面积速度互换：占用的资源与系统频率流水线的思路如果电路采用并行算法还达不到要求，一般要考虑流水线结构,2019/11/25,47,2019/11/25,48,流水线技术,是一种将每个操作分解为多步，并让各步操作重叠，从而实现快速并行处理的技术；电路仍是一步步执行，但可以在上一操作没有完成前，可以重新开始执行新操作的前一步，从而可加快程序的运行速