verilog模块的结构、数据类型、变量和基本运算符.ppt

第三章模块的结构、数据类型、变量和基本运算符,3.1模块的结构,module模块名（端口信息）；输入/输出说明内部信号声明逻辑功能描述endmodule,Verilog模块由两部分组成：端口信息和内部功能。,moduleblock1(a,b,c,d,e);inputa,b,c;outputd,e;assignd=a|(bendmodule,3.1模块的结构,Verilog模块的结构由在module和endmodule关键词之间的四个主要部分组成：-端口信息：moduleblock1(a,b,c,d);-输入/输出说明：inputa,b,c;outputd;-内部信号：wirex;-功能定义：assignd=a|x;assignx=(bendmodule,VerilogHDL模块的结构,请在下面的空格中填入适当的符号使其成为右图的Verilog模块：moduleblock1(a,b,);input,;d,;assignd=a|(b_,编写VerilogHDL模块的练习,请在下面的空格中填入适当的符号使其成为右图的Verilog模块：moduleblock1(a,b,c,d,e);inputa,b,c;outputd,e;assignd=a|(bendmodule,编写VerilogHDL模块的练习,moduleblock(a,b,c);outputc;inputa,b;endmodule,moduleblock3(a,b,c);output2:0c;input2:0a,b;blockb0(.b(b0),.a(a0),.c(c0);blockb1(a1,b1,c1);endmodule,模块的端口定义与调用,端口实现模块互连，要保证连接正确。,本模块信号,另一模块信号,在Verilog模块中有三种方法可以生成逻辑电路：-用assign语句(连续赋值语句)：assigncs=(a0end,VerilogHDL模块中的逻辑表示,如在模块中逻辑功能由下面三个语句块组成：assigncs=(a0end三条语句是并行的，它们产生独立的逻辑电路；而在always块中:begin与end之间是顺序执行的。,并行和顺序逻辑关系的表示,Verilog模块中的信号,只有两种主要的信号类型：-寄存器类型：reg在always块中被赋值的信号，往往代表触发器，但不一定是触发器。-连线类型：wire用assign关键词指定的组合逻辑的信号或连线,Verilog模块中的信号要点,需要注意的是：-寄存器(reg)类型不一定是触发器。-它只是在always块中赋值的信号。,Verilog中reg与wire的不同点,用寄存器(reg)类型变量生成组合逻辑举例：modulerw1(a,b,out1,out2);inputa,b;outputout1,out2;regout1;wireout2;assignout2=a;always(b)out1=b;endmodule,Verilog中reg与wire的不同点,用寄存器(reg)类型变量生成触发器的例子：modulerw2(clk,d,out1,out2);inputclk,d;outputout1,out2;regout1;wireout2;assignout2=dendendmodule,Verilog中两种不同的赋值语句,不阻塞（non-blocking)赋值语句：always(posedgeclk)beginb=a;c=b;end,Verilog中两种不同的赋值语句,阻塞（blocking)赋值语句：always(posedgeclk)beginb=a;c=b;end,两种不同的赋值语句区别要点,非阻塞（non-blocking)赋值语句(b)拼接运算符(),运算符按其功能可分为以下几类:,按其所带操作数的个数运算符可分为三种:,单目运算符:可以带一个操作数,操作数放在运算符的右边。二目运算符:可以带二个操作数,操作数放在运算符的两边。三目运算符:可以带三个操作,这三个操作数用三目运算符分隔开。,思考题,1.模块由哪几部分组成？,Verilog模块的结构由在module和endmodule关键词之间的四个主要部分组成：-端口信息：moduleblock1(a,b,c,d);-输入/输出说明：inputa,b,c;outputd;-内部信号：wirex;-功能定义：assignd=a|x;assignx=(bendmodule,思考题,2.端口分为几种？,端口分为输入输出和双向端口。,3.为什么端口要声明信号的位宽？,端口代表了电路的输入输出连接线，因此要明确连线的数量。,4.能否说模块相当于电路图中的功能模块，端口相当于功能模块的引脚？,能,思考题,5.模块中的功能描述可以由哪几类语句或语句块组成？它们出现的顺序会不会影响功能的描述？,功能描述由：assign语句、实例化门电路和always块组成。不会。,6.这几类描述中哪一种直接与电路结构有关？,实例化门电路。,思考题,7.最基本的Verilog变量有哪几种？,最基本的Verilog变量：wire和reg,8.wire和reg型变量的差别是什么？,无记忆和有记忆assign语句赋值和always块内赋值,9.由连续赋值语句assign复制的变量能否是reg型变量？,不能,思考题,10.在always块中被赋值的变量能否是wire类型的？如果不能，那么必须是什么类型的？他们一定是实际的寄存器吗？,不能；必须是reg类型；不一定是实际的寄存器。,11.参数类型的变量有什么用处？,用标识符表示一个常量，提高可读性和可维护性在模块或实例引用时，通过参数传递改变值。多层次模块构成的电路中，重新定义参数defparam,思考题,12.Verilog语法的参数传递和重新定义有什么直接的应用价值？,使得已编写的从模块具有更大的灵活性。,13.逻辑比较符小于等于”=”和非阻塞赋值符的表示完全一样，为什么Verilog在语句的解释和编译时不会搞错？,逻辑比较符用在需要逻辑值的地方，通常与语句的后续要求必须是逻辑值，此时”=”为比较符。,思考题,14.能否说实例引用的描述实际上就