Hspice仿真练习题库介绍.pdf

题目：以下仿真库均为题目：以下仿真库均为 0.6u_30V_BCD_V0.2P1 1、根据下列要求写仿真语句：、根据下列要求写仿真语句： A、一般、一般 lib 文件会加载在文件会加载在 list 文件中，如果我想在文件中，如果我想在 list 文件屏蔽掉这 部分信息，可使用怎样语句，举例说明。 文件屏蔽掉这 部分信息，可使用怎样语句，举例说明。 想在list文件中屏蔽掉一些信息， 可以用.PROT和.UNPR组合来实现。 例如原始网表中含有调用 lib 的一条命令 .LIB 0.6u_30V_BCD_V0.2P1.lib 可以在其前后分别加入上述命令以屏蔽 list 文件中输出关于 lib 文件 的信息。 .PROT .LIB 0.6u_30V_BCD_V0.2P1.lib .UNPR B、有个反相器、有个反相器 INV，输出端接负载电容，输出端接负载电容 Cout。要求测量在不同温 度（ 。要求测量在不同温 度（3 个温度点） ，不同负载电容下的延时时间。如何实现个温度点） ，不同负载电容下的延时时间。如何实现？ 首先设计一个 INV， INV 由一个上拉 PMOS 和一个下拉 NMOS 构成， 当两个 MOS 管同时处于饱和区的时候，此时 INV 的增益很高，很小 的输入变化就会得到很大的输出变化，因此，可以认为输出翻转点就 是 PMOS 和 NMOS 电流相等，且同时处于饱和区所对应的输入输出 电压。 饱和区的电流表达式为： 2 )( 2 1 THGSox VV L W C，因此要使得 Vtrans 在中 间电压，需要满足式子 22 )( 2 1 )( 2 1 THPGS P P oxPTHNGS N N oxN VV L W CVV L W C=。 通过查阅 lib 0.6u_30V_BCD_V0.2P1.lib 文件，可以得到具体的参数 如下： 由于 Toxn=Toxp，因此 Coxn=Coxp， SVcm n /560 2 = ， SVcm p /230 2 = ， VVthn8330 . 0 = ， VVthp8730. 0= ，VDD=5V，输入为 2.5V，此时满足等 式 22 )( 2 1 )( 2 1 THPGS P P oxPTHNGS N N oxN VV L W CVV L W C=，可以解得 P P N N L W L W 39. 0= 。一般为了使得翻转速度加快，L 取最小值，W 可以根 据驱动能力来确定。 假定负载电容 Cout 大小为 100f，DC 仿真验证计算的正确性。网表 如下： INV * *Project-INV_SIM * *Note-Different TEMP Delay Sim * *Data-2010-07-20 *Owner-Andy * .PROT .LIB 0.6u_30V_BCD_V0.2P1.lib tt .UNPR * .OPTIONS NODE LIST POST .PARAM cap=100F * MNM1 out in 0 0 N_50 L=0.6u W=2u M=1 MPM1 out in vdd vdd P_50 L=0.6u W=5u M=1 Cout out 0 cap Vdd vdd 0 5 Vin in 0 DC 2.5 PULSE 0 5 10N 1P 1P 100N 200N * .OP .DC Vin 0 5 0.1 .PROBE DC LV9(MNM1) LV9(MPM1)V(out) .END DC 仿真曲线如图： 由图可知，输入和输出的交点在 2.59V，和计算的值差不多。 上述仿真模式是 DC 仿真，不含任何的时间延迟，通常 INV 在应用 中，如果有较大的负载，应该考虑它输入输出之间的时间延迟。 将仿真分析语句改写，并加入测试语句如下： .OP .TRAN 0.1N 100N SWEEP cap LIN 5 100F 1P .TEMP -25 25 75 * .MEAS TRAN DELAYR TRIG V(in) VAL=2.59 RISE=1 TARG V(out) VAL=2.59 +FALL=1 .MEAS TRAN DELAYF TRIG V(in) VAL=2.59 FALL=1 TARG V(out) VAL=2.59 +RISE=1 .PROBE DC LV9(MNM1) LV9(MPM1)V(out) .END 仿真结果如下： 下面两个图描述的分别是不同温度下的瞬态仿真以及计算出来的延 时时间。 三个窗口分别对应三个不同温度下的结果，蓝色为输入信号，绿色为 输出曲线。 蓝色为输入上升时所 measure 到的延时，绿色为输入下降时 measure 到的延时 C、研究、研究 cpath.sp 文件，注解该文件的仿真语句，越详细越好。文件 夹中有相应的仿真结果文件，可以借助这些仿真结果文件分析该网 表。 文件，注解该文件的仿真语句，越详细越好。文件 夹中有相应的仿真结果文件，可以借助这些仿真结果文件分析该网 表。 * Critical Path-Typical Model First .option parhier = local *定义变量赋值优先级顺序为：子电路调用(X)子电路定义 (.SUBCKT)顶层定义(.PARAM) .Global vdd gnd sub *定义vdd、gnd和sub为全局变量 .subckt dff clk d q qn *定义D触发器子模型 。 .ends .subckt nor2 a b n2 *定义2输入或非门子模型 。 .ends .subckt inv p_a p_n2 drive=1 *定义反相器子模型 mp0 n2 a vdd vdd pch l=len w=6*drive m0 n2 a gnd sub nch l=len w=3*drive * Current Probe Information * .protect *该部分值不显示在.lis文件当中 Vp_a p_a a *放置探针，监测反相器输入输出的直流、交流和瞬态电流。 .probe DC i1(Vp_a) .probe AC i1(Vp_a) .probe TRAN i1(Vp_a) Vp_n2 p_n2 n2 .probe DC i1(Vp_n2) .probe AC i1(Vp_n2) .probe TRAN i1(Vp_n2) .unprotect .protect .probe DC i1(mp0) *监测mp0的DC,AC,TRAN漏端电流 .probe AC i1(mp0) .probe TRAN i1(mp0) .probe DC i2(mp0) *监测mp0的DC,AC,TRAN栅极电流 .probe AC i2(mp0) .probe TRAN i2(mp0) .probe DC i3(mp0) *监测mp0的DC,AC,TRAN源端电流 .probe AC i3(mp0) .probe TRAN i3(mp0) .probe DC i1(m0) *监测m0的DC,AC,TRAN漏端电流 .probe AC i1(m0) .probe TRAN i1(m0) .probe DC i2(m0) *监测mp0的DC,AC,TRAN栅极电流 .probe AC i2(m0) .probe TRAN i2(m0) .probe DC i3(m0) *监测mp0的DC,AC,TRAN源端电流 .probe AC i3(m0) .probe TRAN i3(m0) .unprotect*.protect控制语句的截止，以下语句不受保护 .ends .subckt nor3 a b c n2 *定义3输入或非门子模型 。 .ends .subckt nand2 a b n2 *定义2输入与非门子模型 。 .ends *- * Main Circuit Netlist: *- c26 q2 gnd c=2*stdload *电容赋值 c25 q4 gnd c=stdload c28 net20 gnd c=stdload c17 qn gnd c=stdload c23 q5 gnd c=5*stdload c11 q gnd c=stdload Xi3 clk q6 q qn dff *调用子模型 Xi1 clk data q1 net20 dff Xi16 gnd q5 q6 nor2 Xi29 q2 q3 inv drive=2 *反相器，此次调用中drive变量赋值为2 Xi4 q4 q5 inv drive=size *反相器，此次调用中将size变量的当前值赋给drive变量 Xi2 q3 gnd gnd q4 nor3 Xi0 q1 vdd q2 nand2 v21 sub gnd dc=0 *衬底接地 v7 data gnd dc=vdd PULSE 0 vdd 1n 500p 500p 9.5n 20n *数据信号 v6 clk gnd dc=vdd PULSE 0 vdd 4n 500p 500p 4.5n 10n *时钟信号 v5 vdd gnd dc=vdd *电源 .op *计算电路的直流工作点 .options post=2 *输出文件存为ASCII码格式 .options probe *使用指针 .probe v(clk) v(data) v(q1) v(q2) v(q3) v(q4) v(q5) v(q6) v(q) v(qn) .param vdd_ref=3.3 vdd=vdd_ref len=0.6 size=1 stdload=30f *变量赋值 .option scale=1e-6 lvltim=3 *scale=1e-6表示所有数据单位默认为微；lvltim=3表示使用具有time +reversal的DVDT时钟步调运算（一种高精度运算） .lib l28_0p8.lib typical *调用库文件 .tran 1n 50n sweep size 1 5 1 *瞬态分析，size变量从1到5，步进为1 .measure tran q1rise trig v(clk) val=vdd/2 td=10n rise=2 targ v(q1) val=vdd/2 td=10n rise=1 *延迟10ns后，测量q1信号的上升响应clk信号变化的速度 .measure tran q1fall trig v(clk) val=vdd/2 td=10n rise=3 targ v(q1) val=vdd/2 td=10n fall=2 *延迟10ns后，测量q1信号的下降响应clk信号变化的速度 .measure tran q2rise trig v(clk) val=vdd/2 td=10n rise=3 targ v(q2) val=vdd/2 td=10n rise=2 *延迟10ns后，测量q2信号的上升响应clk信号变化的速度 .measure tran q2fall trig v(clk) val=vdd/2 td=10n rise=2 targ v(q2) val=vdd/2 td=10n fall=1 *延迟10ns后，测量q2信号的下降响应clk信号变化的速度 .measure tran q3rise trig v(clk) val=vdd/2 td=10n rise=2 targ v(q3) val=vdd/2 td=10n rise=1 *延迟10ns后，测量q3信号的上升响应clk信号变化的速度 .measure tran q3fall trig v(clk) val=vdd/2 td=10n rise=3 targ v(q3) val=vdd/2 td=10n fall=2 *延迟10ns后，测量q3信号的下降响应clk信号变化的速度 .measure tran q4rise trig v(clk) val=vdd/2 td=10n rise=3 targ v(q4) val=vdd/2 td=10n rise=2 *延迟10ns后，测量q4信号的上升响应clk信号变化的速度 .measure tran q4fall trig v(clk) val=vdd/2 td=10n rise=2 targ v(q4) val=vdd/2 td=10n fall=1 *延迟10ns后，测量q4信号的下降响应clk信号变化的速度 .measure tran q5rise trig v(clk) val=vdd/2 td=10n rise=2 targ v(q5) val=vdd/2 td=10n rise=1 *延迟10ns后，测量q5信号的上升响应clk信号变化的速度 .measure tran q5fall trig v(clk) val=vdd/2 td=10n rise=3 targ v(q5) val=vdd/2 td=10n fall=2 *延迟10ns后，测量q5信号的下降响应clk信号变化的速度 .measure tran q6rise trig v(clk) val=vdd/2 td=10n rise=3 targ v(q6) val=vdd/2 td=10n rise=2 *延迟10ns后，测量q6信号的上升响应clk信号变化的速度 .measure tran q6fall trig v(clk) val=vdd/2 td=10n rise=2 targ v(q6) val=vdd/2 td=10n fall=1 *延迟10ns后，测量q6信号的下降响应clk信号变化的速度 .alter Slow Model *换用慢速模型重新仿真，并让VDD减小为原来的0.85，电路温度上升为125C .del lib l28_0p8.lib typical .lib l28_0p8.lib slow .param vdd=vdd_ref*0.85 .temp 125 .alter Fast Model *换用快速模型重新仿真，并让VDD增大为原来的1.15倍，电路温度还原为25C .del lib l28_0p8.lib slow .lib l28_0p8.lib fast .param vdd=vdd_ref*1.15 .temp 25 .end 根据网表分析电路图如下: 2、MOS 器件寄生电容的器件寄生电容的 Hspice 仿真仿真 A、 利用利用 BCD 库对库对 MOS 器件进行寄生电容仿真：器件进行寄生电容仿真：VDS 为常数，为常数， VBS=0 时时 CGB，CGS 和和 CGD 随随 VGS 变化的曲线。其中变化的曲线。其中 NMOS 器件和器件和 PMOS 器件都器件都 W 和和 L 值都为值都为 10U。并解释曲线变化的原 因 。并解释曲线变化的原 因 NMOS 和 PMOS 的源漏电压差都设为 2.5V，分别扫描栅源电压得到 不同栅压下的 meyer model 寄生电容参数。仿真网表如下： MOS_PARASITIC_CAP * *Project-MOS_PARASITIC_CAP_SIM * *Note-Different Parasitic Cap Sim * *Data-2010-07-20 *Owner-Andy * .PROT .LIB 0.6u_30V_BCD_V0.2P1.lib tt .UNPR .OPTIONS NODE LIST POST DCCAP .PARAM VGSN=2 VGSP=3 * MNM1 VDSN VGSN 0 0 N_50 L=10u W=10u M=1 MPM1 VDSP VGSP VDD VDD P_50 L=10u W=10u M=1 VDD VDD 0 5 VGSN VGSN 0 VGSN VDSN VDSN 0 2.5 VGSP VGSP 0 VGSP VDSP VDSP 0 2.5 * .OP .DC VGSN START=0 STOP=5 STEP=0.1 * .PROBE LX19(MNM1)LX20(MNM1)LX21(MNM1)LX19(MPM1)LX20(MPM1)LX21(MPM1) .ALTER .DC VGSP START=5 STOP=0 STEP=-0.1 .END 仿真曲线如下： 由上图可以看出，VGSN 从 0 到 5 和 VGSP 从 5 到 0 时各个 MOS 管 各种寄生电容的变化趋势相同，因此，可以选取一种 MOS(以 NMOS 为例)来解释。 任意两端的等效电容都可以用两端的电荷量Q以及电压差V来描述， dV dQ C =。 （1） NMOS 处于截止区： 此时 NMOS 没有导电沟道，因此栅源以及栅漏之间的电容只有交叠 电容的贡献，这个值很小，大约 0.1-1fF/um 之间。栅和衬底之间的电 容是栅电容和耗尽区电容（源漏的 N+和 Psub 产生的）串联构成。由 于 L 很大， 因此中间的耗尽区厚度很薄， 靠近源漏的地方耗尽区很厚， 总的 Gate-Sub 电容相对来说比较大， 大约有 0.5Cg。 栅极电压增大时， 相当于 PN 结加入反向偏压，导致耗尽区增宽，等效电容减小。 （2） NMOS 处于饱和区： 饱和区时源级有导通沟道，漏极因为出现 pinch-off，所以 Vds对沟道 内电荷的影响很小，可以近似认为只有交叠电容的贡献。此时 Cgs大 约为 2/3Cg+Cov。栅到衬底的电容是由栅到源、漏的电容和源、漏到 衬底电容串联构成， 因此几乎是源级电容和源极与衬底的耗尽区电容 串联构成。弱反型区的时候，有微弱的电流流过，导电沟道逐渐从源 级扩展到漏极， 由于有导电沟道的地方栅级到衬底的耗尽层电容会消 失，所以此时栅极到衬底的电容下降速率很快，等到饱和区的时候， 栅极到衬底的电容差不过只有栅源电容和源、 衬底耗尽层电容的串联 了，因为源级和衬底是等势，所以此时栅极到衬底的电容几乎不变。 （3） NMOS 处于线性区： 刚出现线性区的时候，假设沟道内单位体积电子数目一定，由于 Vds 很大， 栅极和沟道之间的电势差不均匀， 从而使得沟道的厚度不均匀， 从源级到漏极会逐渐减小。此时的漏极电流表达式为： = 2 2 1 )( dsdsthgsoxD VVVV L W CI（ thgsds VVV） ，ID和总电荷Q成正比，电量 Q对Vd的导数可以通过ID对Vds的导数体现出来。求导以后的表达式为： dsthgsox VVV L W C)(，Q对Vs的导数可以通过ID对Vs的导数体现出来。求 导以后的表达式为：)( thgsox VV L W C。由于 ds V与 thgs VV的差值并不大，可以 看出Vs对ID的贡献比Vd的贡献大很多，因此Cgd远小于Cgs。进入深度线性区 （ thgsds VVV）时，漏电流表达式为： dsthgsoxD VVV L W CI)(=，Q对Vs的 导数和对Vd的导数都近似为)( thgsox VV L W C，此时Cgd远小于Cgs近似相等并 且等于0.5Cg。 上面的仿真条件是Vds为2.5V，现在将Vds减小至0.05V，重新仿真可得： B、 NMOS 器件和器件和 PMOS 器件都采取下列连接方式：器件都采取下列连接方式： G D S Vgs VD=VS=VCC or GND Cgs 图图 1-1 仿真：仿真：Cgg 随随 Vgs 的变化曲线，并解释其中的原因。的变化曲线，并解释其中的原因。NMOS 器件与器件与 PMOS 器件的曲线有哪些不同？这对具体设计应用上如何去考虑这 些不同带来的影响？ 器件的曲线有哪些不同？这对具体设计应用上如何去考虑这 些不同带来的影响？ 选取 NMOS 和 PMOS 的尺寸为 W/L=10u/10u。仿真网表如下： MOS_CAP * *Project-MOS_CAP_SIM * *Note-MOS Cap Sim * *Data-2010-07-20 *Owner-Andy * .PROT .LIB 0.6u_30V_BCD_V0.2P1.lib tt .UNPR * .OPTIONS NODE LIST POST DCCAP .PARAM VGSN=2 VGSP=3 * MNM1 0 VGSN 0 0 N_50 L=10u W=10u M=1 MPM1 0 VGSP 0 0 P_50 L=10u W=10u M=1 VDD VDD 0 5 VGSN VGSN 0 VGSN VGSP VGSP 0 VGSP * .OP .DC VGSN START=-5 STOP=5 STEP=0.01 * .PROBE CGGN=PAR(-(LX19(MNM1)+LX20(MNM1)+LX21(MNM1)LX18(MNM1) .ALTER .DC VGSP START=10 STOP=0 STEP=-0.01 .PROBE VP=par(10-V(VGSP)CGGP=PAR(-(LX19(MPM1)+LX20(MPM1)+LX21(MPM1)LX18(MPM1) .END （1） 衬底都接gnd， 此时电压从-5V扫描到+5V， DC扫描后得到NMOS 和 PMOS 栅电容如下： NMOS 和 PMOS 一样，电容分为三个区域，分别是积累区、耗尽区 以及强反型区。以 NMOS 为例做如下解释： （1）不加栅压时，由于金属半导体之间存在功函数差，再加上栅氧 层里存在不可移动的带电离子，因此会在硅表面感应出一定电场，会 产生一定耗尽区，等效的 Cg 为 Cox 与耗尽层电容 Cs 的串联，由于 Cox 比 Cs 大很多，因此近似 Cg=Cs。 （2）加反向栅压时，加入的电压抵消掉固有的电场，电压增大到一 定程度，电场完全抵消，下面成为正常的导电区域，此时栅极电容就 是栅氧电容。 （3）加正向栅压的时候，N+和 Psub 组成的 diode 加入反向偏压，耗 尽层逐渐变大，Cs 逐渐变小。 （4）当栅压进一步增大，出现强反型层，Cs 变的很大，因此此时 Cg 近似等于 Cox。 对于 NMOS 电容最小值出现在 Vs+0.7V 左右，对于 PMOS 最小值出 现在 Vs-0.7V 左右。并且由图可知，强反型区由于少子可以由源漏提 供，所以电容随栅压变化非常快。对于 NMOS 而言工作在强反型区， PMOS 工作在积累区。PMOS 的适用电压宽一些，但是相同面积的 NMOS 管电容相对大一些。 （2）衬底都接 vdd，此时电压从 0V 扫描到+10V，DC 扫描后得到 NMOS 和 PMOS 栅电容如下： 0-5V 的电压范围中，NMOS 工作在积累区，PMOS 工作在强反型区， 等效栅电容大小相当，适用的电压范围也很接近。 MOS 管电容的应用还得需要看工艺是否支持，如果没有 DNW，那么 NMOS 管电容衬底只能接 gnd，此时寄生电阻也很大，可以应用在要 求不高的地方，比如偏置电路中各个 MOS 管栅极电压的 decoupling 电容。 C、 画出下面电路的小信号模型图， 计算传输函数并零极点， 其中画出下面电路的小信号模型图， 计算传输函数并零极点， 其中 MOS 器件器件 W 和和 L 都取都取 10U。寄生电容取值根据本题。寄生电容取值根据本题 A 的分析选 取合理的值。最后仿真验证，分析理论计算结果和仿真验证结果 的差异和原因 的分析选 取合理的值。最后仿真验证，分析理论计算结果和仿真验证结果 的差异和原因 图图 1-2 当 Vin 取值在一定范围内的时候，NMOS 和 PMOS 都处于饱和区， 此时小信号等效模型可以用下图描述： 由题 A 的分析可知，饱和区的时候，Cgs远大于 Cgd，而且对于长沟 道器件来说， MOS 管的本征增益可以达到 40-60dB， PMOS 这个压控 电流源完全可以等效为一个电阻，阻值为 1/gmp，小信号模型可以简 化为： 其中 rpeq=1/gmp。) 1 / 1 (* pgsp ino gmsc vgmv =，整理后可以得到小信号增 益为： 1 1 + = gsp p p n i o c gm s gm gm v v ，低频增益为： p n gm gm ，极点为- gsp p c gm 。设定电源 vdd 为 5V，输入电压 vin 为 2V，通过公式)1 (2 DSDoxnm VI L W Cg+=, 其中，由于器件的 L 很大，此时沟道调制效应可以忽略，=0。流过 NMOS 和 PMOS 的电流相等，且 Coxn=Coxp， SVcm n /560 2 = ， SVcm p /230 2 = ， VVthn8330. 0= ， VVthp8730. 0= ，解得增益为 1.56， Toxn=Toxp=1.5e-8，平面板电容公式为 Kd WL C 4 =，或者是 d WL C =，为 二氧化硅的介电常数，大小为 3.9F/cm，为真空介电常数，大小为 8.86e-12 F/m，d 为平面板距离，计算可得总栅极板 C=230fF。通过饱 和区公式 2 )( 2 1 pgsp p p oxpD VthV L W CI=， 计算出电流为： 89uA， 再求的 gmp 为 9.6e-5A/V。饱和区 Cgsp大约为 0.67Cg，为 153fF，对应的极点位置 为 107MHz。 下面通过 HSPICE 对上述电路进行仿真验证，网表如下： Mos_Gain * *Project-Mos_Gain * *Note-Mos Connected as A Diode * *Data-2010-07-21 *Owner-Andy * .LIB 0.6u_30V_BCD_V0.2P1.lib tt * .OPTIONS NODE LIST POST * MNM1 out in 0 0 N_50 L=10u W=10u M=1 MPM1 out out vdd vdd P_50 L=10u W=10u M=1 Vdd vdd 0 5 Vin in 0 DC 2 AC 1 * .OP .AC DEC 10 1 1G .MEAS AC MAX FIND V(V(out) AT=1 .MEAS MM PARAM=(MAX/1.414) .MEAS AC BW WHEN V(V(out)=MM .PROBE AC V(out) .END AC 仿真得到的结果为： 将仿真结果和计算结果进行对比： Param Calc Sim(LV1) Sim(LV49) gmp 96u 97u 42u Cgsp 153f 150f 172f ID 88u 87.7u 49u Gain 1.56 1.55 1.85 BW 107M 101M 35.6M 通过上述对比可以看出，计算结果和 LV1 仿真结果差不多，原因是 用的模型几乎一样，模型参数十分简单。对比 LV49 结果发现 LV1 计 算出来的各个参数相差很远， LV49 比 LV1 模型更精细， 参数更复杂， 同时考虑了各个参数之间的影响，考虑了很多的寄生效应，饱和区电 流和过驱动电压并不是简单的二次方关系， 饱和区和截止区也不是简 单的以 Vth 为分界点。 3、 MOS 器件器件 SPICE 模型 （大致写下建模所得各个参数是如何得 来的） ： 模型 （大致写下建模所得各个参数是如何得 来的） ： A、 根据拉扎维根据拉扎维 P33 页一级页一级 SPICE 模型的参数标准进行模型的参数标准进行 LEVEL1 的参数建立（可能有些参数无法得出，可以忽略） 。 仿真用的 的参数建立（可能有些参数无法得出，可以忽略） 。 仿真用的 NMOS 和和 PMOS 的的 W 和和 L 均为均为 10U。 B、 利用以上建立的一级模型参数对利用以上建立的一级模型参数对W和和L均取均取1U的的NMOS 和和 PMOS 进行仿真，验证所建立模型。进行仿真，验证所建立模型。 MOS 的模型参数是需要将测试结果带入到模型对应公式中反解得 到。下面讨论一下几个常用参数的获取。 Vth：通过一级模型饱和区公式可以得到)(2 THGSD VV L WKP I=,其中 KP=u*Cox。因此可以通过绘制 D I和 VGS的关系，并且延伸至 ID为 0 的时候对应的 VGS就是 VTH。 KP：方法和 VTH的提取一样，不过是利用曲线的斜率来提取。 LAMBDA：沟道长度调制系数可以通过饱和区中不同 VDS对应 ID的 变化来获取。 2 1 2 1 1 1 D D D D V V I I + + = GAMMA:体效应系数可以通过获取不同衬底偏压下的 VTH来获取。 FFSB THVSBTH V VV 22 0)( = 通过对单个 NMOS,PMOS level49 模型的仿真，利用上述方法获得各 个参数。重新定义 level1 模型如下： .MODEL N_50 NMOS LEVEL=1 VT0=0.803 PHI=0.9 KP=1.42E-4 +LAMBDA=0.0033 PB=0.88 CJ=6.558E-4 CJSW=5.21E-10 MJ=0.42 +MJSW=0.184 JS=6.1E-6 CGDO=7E-11 GAMMA=0.78 .MODEL P_50 PMOS LEVEL=1 VT0=-0.877 PHI=0.8 KP=0.56E-4 +LAMBDA=0.0047 PB=1.04 CJ=4.868E-4 CJSW=3.99E-10 MJ=0.796 +MJSW=0.2077 JS=8E-6 CGDO=7E-11 GAMMA=0.45 分别采用两种 MODEL 对 W=1u，L=1u 的 NMOS 和 PMOS 做输出特 性曲线的仿真，NMOS 仿真结果如下： PMOS 仿真结果如下： 从上面的仿真结果可以看出，LV49 各个区域分界不是很明显，过渡 缓和，LV1 模型各个区域的分界太生硬，只能行为上模拟器件特性， 并不能定量计算。LV49 考虑了许多的高阶效应，模型更精细，更准 确，可以明显看出沟道调制以及速度饱和的效果。 4、homework.sch 文件是一放大器电路文件是一放大器电路 A、 直接成网表，电路中有部分错误，试着修改（在正确的网表上 注解做了哪些修改） 直接成网表，电路中有部分错误，试着修改（在正确的网表上 注解做了哪些修改） 未修改的电路中，有两个 PMOS 管的接法不对，并且尺寸也不对， 不满足电流匹配。修改后的子电路网表如下： .SUBCKT HOMEWORK BIAS INN INP OUT VCC VSS MA18_19_20_21 WA8 WA0 WA7 VCC P_50 L=0.6U W=2.2U M=3*修改前M=4，与MA14_15， *MA16_17不满足电流匹配 MA28 WA01 WA01 VSS VSS N_50 L=4.5U W=4.3U M=1 MA26_27 WA3 WA01 VSS VSS N_50 L=4.5U W=4.3U M=2 MA23_24 OUT WA5 VSS VSS N_50 L=4.5U W=2.2U M=2 MA12_13 WA7 WA8 VCC VCC P_50 L=1.1U W=4.5U M=2 MA9_10 WA2 WA8 VCC VCC P_50 L=1.1U W=4.5U M=2 MA8_11 WA4 WA8 VCC VCC P_50 L=1.1U W=4.5U M=2 MA22_25 WA5 WA5 VSS VSS N_50 L=4.5U W=2.2U M=2 MA33 WA01 BIAS VCC VCC P_50 L=3.8U W=3.5U M=1 RA1 WA0 WA8 R=9.2*RMX4 TC1=TC1 TC2=TC2 MA29_30_31 WA0 WA01 VSS VSS N_50 L=4.5U W=4.3U M=2 CAP3 OUT VSS 1P M1 WA4 INP WA3 VSS N_50 L=2U W=10U M=1*修改前M=8,相对于尾电流管来说宽 *长比过大，会导致管子处于亚阈值区，模型不准并且mismatch会增大，建议修改为M=1。输 *入pin名字写反了，AMP的正负端命名反了 M2 WA2 INN WA3 VSS N_50 L=2U W=10U M=1*同上 MA16_17 WA5 WA0 WA4 VCC P_50 L=0.6U W=2.2U M=2*修改前电路连线有错误，衬底 *应该接高电位，源漏也接反了，MA16_17和MA14_15相对于尾电流管来说，同等电流下宽长 *比增加了一倍，消耗了更多的电压余度，建议减小一倍 MA14_15 OUT WA0 WA2 VCC P_50 L=0.6U W=2.2U M=2*同上 .ENDS B、 对该电路本身进行各种性能 （对该电路本身进行各种性能 （SR， GBW， OFFSET， Av， Setting time）的）的 TT 模型仿真。自己建立模型仿真。自己建立 Symbol 和搭建仿真电路，注意 要在网表中表述以上几种参数进行仿真。 和搭建仿真电路，注意 要在网表中表述以上几种参数进行仿真。 （1） AC 小信号分析： 仿真电路图如下所示： 选取IDC=3uA， 取RMX4为6kohm， 此时MA12_13的Vds为-350mV， Vdsat 约为 220mV。AC 仿真结果如下： 由图可知，DC 增益为 51.6dB，PM 为 84.4，GBW 为 6.38MHz。 （2） SR 和 Setting Time 的仿真 仿真电路图如图所示： 仿真 SR 的时候输入信号给一个 PULSE 源，负值给 1V，看输出开始 变化的斜率即可。加入的源和仿真语句为： VPULSE N1N210 0 DC 2 PULSE 2 2.01 100N 1P 1P 500U 1U .TRAN 1N 1.5U 仿真结果如下： 仿真得到的 SR 为 5.76V/us （利用公式 SR=I/C 算得 SR=6V/us） 。 可以 算出从 2V 跳跃到 3V，slewing rate 区就占了 170 多 ns，如果变化幅 值更大，时间将会更长，而理想小信号响应时间是不随跳变幅值而变 化的， 因此 AMP 尾电流选取过小， 影响了 AMP 的整体响应。 将 IDC 修改为 8uA，重新仿真可得： 此时整个响应时间在 150ns 左右， slewing rate 打 13.4 V/us。 不过电流 增大会增加额外的功耗以及可能导致低的 DC 增益(L 比较小时明显， 设计时应该考虑这个 trade-off） 。 仿真setting time的时候加入的也是PULSE源， 不过幅值要小， 给1mV 的变化，并且加入以下测量语句 .MEAS TRAN VFINAL FIND V(OUT) AT=550N .MEAS TRAN VMIN FIND V(OUT) AT=50N .MEAS TRAN STWD WHEN V(OUT)=PAR(VMIN+0.00099) RISE=1 .MEAS ST PARAM=(STWD-1E-7) 仿真结果如下： 测试 settle 到 1%精度得到的结果为 115ns。前面已经仿真得到带宽为 6.38MHz，而 4 个时间常数对应精度为 1.8%，此时所需要的时间为 100ns。 （3） Offset 的仿真 仿真电路图如下： 电路结构和仿真 SR_ST 的很像， 不过输入改为 DC 源， 仿真结果 Vout 和 Vin 的电压差值就是 offset 值。 对输入信号进行 DC 扫描，仿真和测量语句如下： .DC VDC 1 4.5 0.1 .PROBE V(OUT) OFFSET=PAR(V(N1N210)-V(OUT) 仿真结果如下： C、 倘若你并不清楚电阻电容的具体类型，只知道可能的几种类 型。如何在一个网表内实现几种类型的电阻和电容在不同 倘若你并不清楚电阻电容的具体类型，只知道可能的几种类 型。如何在一个网表内实现几种类型的电阻和电容在不同 Corner 下的仿真下的仿真 要求：根据要求：根据 EDR.pdf 建立电阻，电容的建立电阻，电容的 Subckt 模型。建立自己 的 模型。建立自己 的 lib 文件，包括：文件，包括：TT_RESMAX_CAPMAX, TT_RESMAX_ CAPMIN, T_RESMIN_CAPMAX,TT_RESMIN_ CAPMIN 假设有两种 poly 电阻，RP1 和 RP2，一种 PIP 电容 CI，分别建立各 自三种 corner 的 lib 文件 RES_CAP.lib 如下： *RES_CAP LIB .LIB RES_T .PARAM rd_p1=0 rd_p2=0 .LIB RES_CAP.lib RES .ENDL RES_T .LIB RES_MIN .PARAM rd_p1=-25 rd_p2=-3.