数字电子技术基础学习笔记

学习笔记数字电子技术基础姓名赵乐学号2010032134专业电气传动班级电传1004班IV目 录第1章数制与码制11.1概述11.2几种常用的数制11.3不同数制间的转换11.4二进制算数运算11.5几种常用的编码11.5.18421码11.5.2余3码11.5.32421码11.5.45211码11.5.5余3循环码21.5.6格雷码21.5.7ASCII码3第2章逻辑代数基础42.1逻辑运算的符号42.2逻辑代数的基本定理52.2.1代入定理52.2.2反演定理52.2.3对偶定理52.3逻辑函数及其表示方法52.4逻辑函数的两种标准形式62.4.1最小项62.4.2最大项62.5逻辑函数中的无关项62.6卡诺图62.6.1认识卡诺图62.6.2卡诺图化简法步骤72.6.3卡诺图的应用72.7奎恩-麦克拉斯基化简法（Q-M法）10第3章门电路123.1二极管门电路123.2TTL123.2.1双极型三极管的开关特性123.2.2双极型三极管的基本开关电路133.3CMOS133.3.1MOS管的输入特性和输出特性143.3.2MOS管的基本开关电路143.3.3MOS 管的四种类型153.3.4CMOS反相器的电路结构和工作原理153.3.5其他类型的CMOS门电路17第4章组合逻辑电路194.1概述194.2设计步骤194.3常用的组合逻辑电路194.3.1编码器194.3.2译码器234.3.3数据选择器274.3.4加法器294.3.5数值比较器324.4组合逻辑电路中的竞争-冒险现象334.4.1检查竞争-冒险现象的方法344.4.2消除竞争-冒险现象的方法344.4.3用Multisim7分析组合逻辑电路34第5章触发器365.1概述365.2SR锁存器365.3电平触发的触发器375.3.1同步SR触发器385.3.2异步置位、复位电平触发SR触发器385.3.3D触发器395.4脉冲触发的触发器405.4.1主从SR触发器405.4.2主从JK触发器415.4.3多输入主从JK触发器425.4.4脉冲触发方式的动作特点435.5边沿触发的触发器435.5.1用两个电平触发D触发器组成的边沿触发器435.5.2维持阻塞触发器455.5.3利用门电路传输延迟时间的边沿触发器455.5.4触发器的逻辑功能及其描述方法465.6触发器的动态特性475.6.1SR锁存器的动态特性475.6.2电平触发SR触发器的动态特性485.6.3主从触发器的动态特性495.6.4维持阻塞D触发器的电路与动态特性505.7触发器的逻辑功能及其描述方法51第6章时序逻辑电路526.1概述526.2时序逻辑电路的分析方法526.2.1同步时序逻辑电路的分析方法526.2.2时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图526.2.3异步时序逻辑电路的分析方法536.3常用的时序逻辑电路546.3.1寄存器和移位寄存器546.3.2计数器576.3.3同步计数器576.3.4异步计数器666.4顺序脉冲发生器756.5序列信号发生器766.6时序逻辑电路的设计方法776.6.1同步时序逻辑电路的设计方法776.6.2时序逻辑电路的自启动设计776.6.3异步时序逻辑电路的设计方法776.6.4复杂时序逻辑设计786.7时序逻辑电路中的竞争-冒险现象78第7章半导体存储器797.1只读存储器（ROM）797.1.1掩膜只读存储器797.1.2可编程只读存储器（PROM）817.1.3可擦除的可编程只读存储器（EPROM）827.2随机存储器（RAM）837.2.1静态随机存储器（SRAM）837.2.2动态随机存储器（DRAM）85第8章可编程逻辑器件868.1概述86第9章维恩图87第10章脉冲波形的产生和整形9010.1概述9010.2施密特触发器9010.3单脉冲触发器92济南大学电气工程及其自动化 数字电路笔记第1章 数制与码制1.1 概述无1.2 几种常用的数制十进制、二进制、八进制、十六进制。1.3 不同数制间的转换无1.4 二进制算数运算正数：原码 = 反码 = 补码。负数：反码 = 原码取反（符号位保留），补码 = 反码 + 1。1.5 几种常用的编码1.5.1 8421码表格 1 8421码8421码0000000100100011010001010110011110001001十进制0123456789它又称BCD码（Binary Coded Decimal）。属于恒权代码。1.5.2 余3码表格 2 余3码余3码0011010001010110011110001001101010111100十进制0123456789余3码比十进制多3，由表格 2 余3码中可以看出，0和9、1和8、2和7、3和6、4和5的余3码互为反码，这对于求对10的补码是很方便的。它不是恒权代码。1.5.3 2421码表格 3 2421码2421码0000000100100011010010111100110111101111十进制01234567892421码属于恒权代码，0和9、1和8、2和7、3和6、4和5的余3码互为反码，与余3码相似。1.5.4 5211码表格 4 5211码5211码0000000101000101011110001001110011011111十进制01234567895211码属于恒权码。1.5.5 余3循环码表格 5 余3循环码余3循环码0010011001110101010011001101111111101010十进制0123456789余3循环码地主要特点是相邻的两个代码之间仅有一位的状态不同。1.5.6 格雷码表格 6 格雷码编码顺序二进制代码格雷码000000000100010001200100011300110010401000110501010111601100101701110100810001100910011101101010111111101111101211001010131101101114111010011511111000格雷码又称循环码。由表格 6 格雷码所示，每一位的状态变化都按一定的顺序循环。如果从0000开始，最右边的一位按0110顺序循环变化，右边第二位的状态按00111100变化，右边第三位按0000111111110000顺序循环变化。最大的优点是相邻两个代码之间只有一位发生变化。这样在代码转换的过程中就不会产生过度“噪声”。其实余3循环码就是取4位格雷码中的十个代码组成的。1.5.7 ASCII码第2章 逻辑代数基础2.1 逻辑运算的符号如图1 与图形逻辑符号所示为与的两种逻辑符号。图1 与图形逻辑符号如图2 或图形逻辑符号所示为或的两种逻辑符号。图2 或图形逻辑符号如图3 非图形逻辑符号所示为非的两种逻辑符号。图3 非图形逻辑符号如图4 与非图形逻辑符号所示为与非的两种逻辑符号。图4 与非图形逻辑符号如图5 或非图形逻辑符号所示为或非的两种逻辑符号。图5 或非图形逻辑符号如图6 异或图形逻辑符号所示为异或的两种逻辑符号。图6 异或图形逻辑符号如图7 同或图形逻辑符号所示为同或的两种逻辑符号。图7 同或图形逻辑符号2.2 逻辑代数的基本定理2.2.1 代入定理在任何一个包含变量A的逻辑等式中，若以另外一个逻辑式代入式中所有A的位置，则等式仍然成立。2.2.2 反演定理对于任意一个逻辑式Y，若将其中所有的“”换成“+”，“+”换成“”，0换成1,1换成0，原变量换成反变量，反变量换成原变量，则得到的结果就是Y。2.2.3 对偶定理对于热河一个逻辑式Y，若其中的“”换成“+”，“+”换成“”，0换成1,1换成0，则得到的一个新的逻辑式YD，这个YD就称为Y的对偶式。若逻辑式相等，则它们的对偶式也相等，这就是对偶定理。2.3 逻辑函数及其表示方法逻辑函数的表示方法有：逻辑真值表、逻辑函数式、逻辑图、波形图。2.4 逻辑函数的两种标准形式2.4.1 最小项在n变量逻辑函数中，若m为包含n个因子的乘积项，而且这n个变量均以原变量或反变量的形式在m中出现一次。n变量的最小项应有2n个。两变量的最小项：AB、AB、AB、AB。最小项的重要性质：在输入变量的任何取值下必有一个最小项，而且仅有一个最小项的值为1。全体最小项之和为1。任意两个最小项的乘积为0。具有相邻性的最小项之和可以合并成一项并消去一对因子。相邻性：若两个最小项只有一个因子不同。2.4.2 最大项在n变量逻辑函数中，若m为n个变量之和，而且这n个变量均以原变量或反变量的形式在m中出现一次。两变量最大项：A+B、A+B、A+B、A+B。最大项的重要性质：在输入变量的任何取值下必有一个最大项，而且仅有一个最大项的值为0。全体最大项之积为0。任意两个最大项之和为1。只有一个变量不同的两个最大项的乘积等于各相同变量之和。2.5 逻辑函数中的无关项逻辑函数中，无关项是任意项和约束项的统称,是指在变量的某些取值下，函数的值是任意的，或者这些取值根本不会出现，这些变量取值所对应的最小项。在表达式中“无关项”用“d”表示，在真值表或卡诺图中用“”号或“”表示。在卡诺图运算中可以在其位置填入1或0，不影响运算结果。无关项主要应用在卡诺图中。2.6 卡诺图2.6.1 认识卡诺图如图8 两变量卡诺图、图9 三变量卡诺图、图10 四变量卡诺图。图8 两变量卡诺图图9 三变量卡诺图图10 四变量卡诺图由图10 四变量卡诺图所示，几何位置相邻的最小项在逻辑上也具有相邻性。图中AB、CD的编码顺序与格雷码的特性相同。2.6.2 卡诺图化简法步骤卡诺图化简法步骤：将函数化为最小项之和的形式。画出表示该逻辑函数的卡诺图。找出可以合并的最小项。选取化简后的乘积项。乘积项选取原则：这些乘积项应包含函数式中所有的最小项（应覆盖卡诺图中所有的1）。可合并的最小项组成的矩形组数最少。每个可合并的最小项矩形组中应包含最多的最小项。2.6.3 卡诺图的应用1. 利用卡诺图结构帮助记忆格雷码格雷码是一种常用的无权BCD码，相邻两码之间只有一位二进制数码不同。选用四变量卡诺图。从图11 格雷码的卡诺图表示法中可见，四变量按方框内的数值顺序取值，其所取的值变化顺序正好对应四位格雷码的编码表如表格 6 格雷码。图11 格雷码的卡诺图表示法2. 卡诺图在组合逻辑电路竞争冒险的应用图12 与门竞争而产生的尖峰脉冲竞争：指门电路两个输入同时发生向相反的逻辑电平跳变的现象。冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象。使用卡诺图判断一个组合逻辑电路是否存在着竞争冒险的一般步骤：首先画出逻辑函数的卡诺图，然后再函数卡诺图上画出与表达式中所有乘积项对应的卡诺图，如果图中有相切的卡诺图，则该逻辑电路存在着竞争冒险，所谓卡诺图相切即两个圆圈之间存在不被同一卡诺圈包含的相邻最小项。解决的办法是在卡诺图上加上一个与两相切卡诺图相交的一个圈，破坏卡诺图的单独相切性。加上此圈后，逻辑函数多了一个冗余项，冗余项的加入并不改变逻辑函数的逻辑值，但冗余项可以消除冒险。图13 添加卡诺图消除竞争冒险图3. 用卡诺图完成两逻辑函数的逻辑运算首先将逻辑函数F1和F2在同一张卡诺图中表示出来。求两逻辑函数或运算，只要将两函数在卡诺图中出现的所有1都画在圈内。求两逻辑函数与运算，只要将两函数在卡诺图中都为1的画在圈内。4. 使用降维卡诺图化简多变量函数如果将某些变量也作为图中的单元值，所得到的卡诺图维数将减少，这样的卡诺图叫降维卡诺图。图14 原卡诺图图15 三变量降维卡诺图图16 八选一数据选择器图17 三变量变换为二变量降维卡诺图2.7 奎恩-麦克拉斯基化简法（Q-M法）化简步骤：将函数化简为最小项之和的形式，列出最小项编码表。按包含1的个数将最小项分组。合并相邻的最小项。选择最少的乘积项。第3章 门电路3.1 二极管门电路如图18 二极管与门，这种与门很简单，但存在缺点。输出的高、低电平值和输入的高、低电平数值不相等，相差一个二极管的导通压降。多级与门是会发生电平偏移。图18 二极管与门如图19 二极管或门，同样存在电平偏移。图19 二极管或门3.2 TTL全称Transistor-Transistor Logic,即BJT-BJT逻辑门电路。TTL主要有BJT（Bipolar Junction Transistor 即双极结型晶体管，晶体三极管）和电阻构成，具有速度快的特点。最早的TTL门电路是74系列，后来出现了74H系列，74L系列，74LS,74AS,74ALS等系列。但是由于TTL功耗大等缺点，正逐渐被CMOS电路取代。3.2.1 双极型三极管的开关特性图20 双极型三极管的两种类型3.2.2 双极型三极管的基本开关电路图21 双极型三极管的基本开关电路3.3 CMOSCMOS，全称Complementary Metal Oxide Semiconductor，即互补金属氧化物半导体，是一种大规模应用于集成电路芯片制造的原料。采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管（MOSFET）集成在一块硅片上。该技术通常用于生产RAM、交换应用系统、ROM芯片。如图22 MOS管的结构示意图和符号。图22 MOS管的结构示意图和符号3.3.1 MOS管的输入特性和输出特性图 23 MOS管共源接法图 24 MOS管共源接法输出特性曲线3.3.2 MOS管的基本开关电路图25 MOS管的基本开关电路3.3.3 MOS 管的四种类型图26 3.3.3MOS 管的四种类型3.3.4 CMOS反相器的电路结构和工作原理图27 CMOS反相器仿真电路图28 CMOS反相器的电压传输特性图29 CMOS反相器的电流特性图30 74HC系列的输入保护电路图31 4000系列的输入保护电路3.3.5 其他类型的CMOS门电路图 32 CMOS与非门图 33 CMOS或非门第4章 组合逻辑电路4.1 概述在组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。4.2 设计步骤1. 进行逻辑抽象；2. 写出逻辑函数式；3. 选定器件类型；4. 将逻辑函数化简或变换成适当的形式；5. 根据化简或变换后的逻辑函数式，画出逻辑电路接线图；6. 工艺设计。4.3 常用的组合逻辑电路普通编码器、优先编码器。优先编码器有8线-3线优先编码器74HC148、二-十进制优先编码器74LS147。4.3.1 编码器8线-3线优先编码器74HC148资料：/view/97964286b9d528ea81c779da.html。图34 74HC148引脚图图35 74HC148逻辑功能图图36 74HC148真值表二-十进制优先编码器74LS147资料：/view/3100cd4ff7ec4afe04a1dfcd.html。图37 74LS147引脚图图38 74LS147逻辑功能原理图图39 74LS147真值表4.3.2 译码器3线-8线译码器74HC138资料：/view/8d9392d380eb6294dd886c87.html。图40 74HC138引脚图图41 74HC138逻辑功能原理图图42 74HC138真值表二-十进制译码器74HC42资料：/view/cb517d6daf1ffc4ffe47ac6a.html。图43 74HC42引脚图图44 74HC42逻辑功能原理图图45 74HC42真值表BCD-七段显示译码器7448资料：/view/8d1bfb0316fc700abb68fc26.html。4.3.3 数据选择器双4选1数据选择器74HC153资料：/view/6fa4061dfad6195f312ba651.html。图46 74HC153引脚图图47 74HC153逻辑功能原理图图48 74HC153真值表8选1数据选择器74HC1514.3.4 加法器半加器图49 半加器逻辑图和符号图50 半加器真值表全加器图 51 全加器真值表双全加器74LS183图 52 74LS183二分之一逻辑图图 53 74LS183符号4位超前进位加法器74LS283图 54 74LS283引脚图图 55 74LS283逻辑功能原理图图 56 74LS283真值表4.3.5 数值比较器1位数值比较器图57 1位数值比较器4位数值比较器74LS85图 58 74LS85逻辑功能原理图将两片74LS85接成8位数值比较器，如图 59。图 59 将两片74LS85接成8位数值比较器4.4 组合逻辑电路中的竞争-冒险现象图 60 由于竞争而产生的尖峰脉冲将门电路两个输入信号同时向相反的逻辑电平跳变（一个从1变为0，另一个从0变为1）的现象称为竞争。有竞争现象不一定都会产生尖峰脉冲。由于竞争现象而在电路输出端可能产生尖峰脉冲的现象称为竞争-冒险。4.4.1 检查竞争-冒险现象的方法逻辑电路函数表达式能写成Y=A+A或者Y=(AA)。此方法只局限于输入变量有一个改变。4.4.2 消除竞争-冒险现象的方法1. 接入滤波电容由于竞争-冒险而产生的尖峰脉冲一般都很窄，所以只要在输出端并接一个很小的滤波电容。在TTL电路中电容的数值在几十至几百皮法内。此方法的缺点是增加了输出电压波形的上升时间和下降时间。2. 引脚选通脉冲待电平稳定后，通过选通脉冲选通。3. 修改逻辑设计（增加冗余项）4.4.3 用Multisim7分析组合逻辑电路图61 Multisim7仿真电路图62 逻辑转换器第5章 触发器5.1 概述能够存储1位二值信号的基本单元电路统称为触发器。触发器的触发方式：电平触发、脉冲触发、边沿触发。根据存储的原理不同，触发器分为静态触发器、动态触发器，静态触发器靠电路状态的自锁存储数据；动态触发器通过在MOS管栅极输入电容上存储电荷来存储数据。根据触发器逻辑功能的不同分为SR触发器、JK触发器、T触发器、D触发器等。5.2 SR锁存器由于它的置1或置0操作是由输入的置1或置0信号完成的，不需要触发信号的触发，所以没有把它归入触发器中。在电路中输入信号直接加在输出门上，所以输入信号在全部作用时间里，都能直接改变输出端Q和Q的状态。所以SD(SD)称为直接置位端，RD(RD)称为直接复位端，将电路称为直接置位、复位锁存器。图63 用或非门组成的锁存器在SD和RD同时回到1以后无法断定锁存器将回到1状态还是0状态。图64 用或非门组成的锁存器的真值表图65 用与非门组成的锁存器图66 用与非门组成的锁存器的真值表5.3 电平触发的触发器在电平触发的触发器电路中，除了置1、置0输入端以外，又增加了一个触发信号输入端。只有触发信号变为有效电平后，触发器才能按照输入的置1、置0信号置成相应的状态。5.3.1 同步SR触发器同步SR触发器由与非门G1、G2组成的SR锁存器和由与非门G3。G4组成的输入控制电路。图67（b）中C1表示编号为1的控制信号。1S和1R表示受C1控制的两个输入信号。图67 电平触发同步SR触发器图68 同步SR触发器真值表5.3.2 异步置位、复位电平触发SR触发器在某些场合需要在CLK的有效电平到达之前将触发器置成指定的状态，所以设置有异步置1输入端SD和异步置0输入端RD，如图69。只要在SD或RD加入低电平，即可立即将触发器置1或置0，而不受时钟信号和输入信号的控制。所以称异步置位、复位。触发器在时钟信号控制下正常工作是应使SD或RD处于高电平。SD或RD将触发器置位或复位应当在CLK=0的状态下进行，否则在SD或RD返回高电平以后预置的状态不一定能保持下来。图69 异步置位、复位电平触发SR触发器电平触发方式的动作特点：1. 只有CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输入置成相应的状态。2. 在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前地状态。5.3.3 D触发器将SR触发器变成单端输入。图70 电平触发D触发器（D型锁存器）图71 D触发器真值表（D型锁存器）COMS组成D触发器。当CLK=1时，传输门TG1导通、TG2截止，Q=D。而且，在CLK=1的全部时间里Q端的状态始终跟随D端的状态而改变。在CLK回到0以后，TG2导通、TG1截止。由于反相器G1输入电容的存储效应，短时间内G1输入端仍然保持为TG1截止以前瞬间的状态，而且这时反相器G1、G2和传输门TG2形成了状态自锁的闭合电路，所以Q和Q保存下来。图 72 利用CMOS传输门组成的电平触发D触发器（透明D型锁存器）5.4 脉冲触发的触发器5.4.1 主从SR触发器在每个CLK周期里输出端的状态只能改变一次。脉冲触发器由同样的电平触发SR触发器组成。脉冲触发器又称主从SR触发器。图73中符号上的表示延迟输出，即CLK回到低电平以后，输出状态才改变。主触发器本身是电平触发SR触发器，所以在CLK=1期间Qm和Qm的状态仍然会随S、R状态的变化而多次改变。而且，输入信号仍需遵守SR=0的约束条件。图73 主从SR触发器图74 主从触发器的特性表5.4.2 主从JK触发器希望使出现S=R=1的情况，触发器的次态也是确定的，因而需要进一步改进触发器的电路结构。即将主从SR触发器的Q、Q分别接回到输入端。如图75所示。当J=K=1时，CLK下降沿到达后触发器将翻转为与初态相反的状态。图75 主从JK触发器图 76 主从JK触发器特性表5.4.3 多输入主从JK触发器图 77 多输入主从JK触发器图 78 多输入主从JK触发器逻辑符号5.4.4 脉冲触发方式的动作特点1. 触发器的翻转分两步动作。第一步，在CLK=1期间触发器接收输入端的信号，被置成相应的状态，而从触发器不动；第二步，CLK下降沿到来时从初步发起按照主触发器的状态翻转。2. 因为主触发器本身是一个电平触发SR触发器，所以在CLK=1的全部时间里输入信号都将对触发器起控制作用。在主从SR触发器中，假定初始状态为Q=0，CLK=0.如果CLK变成1以后先是S=1、R=0，然后再CLK下降沿到来之前又变成了S=R=0，那么用CLK下降沿到达时的S=R=0（保持之间状态，初始时上文提到为Q=0）状态去查触发器的特性表会得到Q*=Q=0的结果。然而，实际上由于CLK=1的开始阶段曾经出现过S=1、R=0的输入信号，主触发器已被置1，也就是在S=R=0到来之前，Q=1，所以CLK下降沿到达后从触发器也随之置1，即实际的次态应为Q*=1。在主从SR触发器中也存在类似的问题，即CLK=1的全部时间里主从触发器都可以接受输入信号。而且，由于Q、Q端接回到了输入门上，所以在Q=0时主触发器只能接受置1输入信号，在Q=1时主触发器只能接受置0信号。其结果就是在CLK=1期间主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。因此，在使用主从结构触发器时必须注意：只有在CLK=1的全部时间里输入状态始终未变的条件下，用CLK下降沿到达时输入的状态决定触发器的次态才肯定是对的。否则必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。5.5 边沿触发的触发器5.5.1 用两个电平触发D触发器组成的边沿触发器图79 原理框图图 80 CMOS边沿触发D触发器图81 边沿触发器的特性表异步置位、复位功能图82 带有异步置位、复位端的CMOS边沿触发器5.5.2 维持阻塞触发器维持阻塞图83 维持阻塞结构边沿SR触发器5.5.3 利用门电路传输延迟时间的边沿触发器图84 利用门电路传输延迟时间的边沿触发器图85 触发器特性表5.5.4 触发器的逻辑功能及其描述方法按照逻辑功能的不同特点，通常将时钟控制的触发器分为SR触发器、JK触发器、T触发器和D触发器。其中JK触发器功能最强，它包含了SR触发器和T触发器的所有逻辑功能。在需要SR触发器、T触发器的场合可以用JK触发器替代。图86 维持阻塞结构JK触发器 (74LS109)的电路凡是采用同步SR结构的触发器，无论其逻辑功能如何，一定是电平触发方式；凡是采用主从SR结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式；凡是采用两个D触发器结构、维持阻塞结构或者利用门电路传输延迟时间结构组成的触发器，无论其逻辑功能如何，一定是边沿触发方式。5.6 触发器的动态特性为了保证触发器在工作是能可靠地翻转，有必要分析一下它们的动态翻转过程。5.6.1 SR锁存器的动态特性输入信号宽度：假定所有门延时相等，用tpd表示。图87 SR锁存器的电路与动态特性首先SD信号有效，经过一个门延时，即tpd，到达Q，但是由于没有到达Q，所以如果现在SD信号失效，则Q的有效信号不会反馈到G1，Q有效需要在经过G2的延时，即tpd，最终SD信号的有效电平的宽度大于或等于2tpd。同理，RD也是这个道理，最终RD信号的有效电平的宽度大于或等于2tpd。传输延迟时间：tPLH = tpdtPHL = 2tpd5.6.2 电平触发SR触发器的动态特性输入信号宽度：图88 电平触发SR触发器的电路和动态波形tw(SCLK)2tpd传输延迟时间：tPLH = 2tpdtPHL = 3tpd5.6.3 主从触发器的动态特性建立时间是指输入信号优先于CLK动作沿到达的时间，用tset表示。tset 2tpd图 89 主从JK触发器的电路和动态特性保持时间是指CLK下降沿到达后输入信号仍需保持不变的时间。如果CLK=1器件J、K的状态保持不变，由于CLK下降沿到达后触发器已翻转完毕，因而输入状态已无须继续保持。但为了避免CLK下降沿到达时门G7、G8的输入产生竞争现象，必须在CLK变成低电平以后J、K的状态才允许变化。因此，保持时间必须大于CLK的下降时间。传输延迟时间tPLH = 3tpdtPHL = 4tpd最高时钟频率TC(min) 7 tpdf C(min)1/(7 tpd)5.6.4 维持阻塞D触发器的电路与动态特性一、建立时间，就是在CLK上升沿到来之前，门G5和G6输出端的状态必须稳定。tset 2tpd二、保持时间图 90 维持阻塞D触发器的电路与动态波形5.7 触发器的逻辑功能及其描述方法SR触发器Q* = S + RQSR = 0JK触发器Q* = JQ + KQT触发器Q* = QD触发器Q* = D第6章 时序逻辑电路6.1 概述任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态时序逻辑电路。时序逻辑电路工作时是在电路的有限个状态间按一定的规律转换的，所以又将时序电路称为状态机或算法状态机。时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路是必不可少的。存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。同步时序电路、异步时序电路。米利型、穆尔型。6.2 时序逻辑电路的分析方法6.2.1 同步时序逻辑电路的分析方法分析同步时序电路时一般步骤：从给定的逻辑图中写出每个触发器的驱动方程（即存储电路中每个触发器输入信号的逻辑函数式）。将得到的这些驱动方程代入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程。根据逻辑图写出电路的输出方程。6.2.2 时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图一、 状态转换表通过状态方程和输出方程得到。将全部的计算结果列成真值表的形式就得到了状态转换表。最后还要检查一下得到的状态转换表是否包含了电路所有可能出现状态。图91 电路状态转换表二、 状态转换图图92 电路的状态转换图三、 状态机流程图（SM图）图93 SM中石油的三种图形符号6.2.3 异步时序逻辑电路的分析方法在异步时序电路中，每次电路状态发生转换时并不是所有接触器都有时钟信号。只有那些有时钟信号的触发器才需要用特性方程去计算，而没有时钟信号的触发器将保持原来的状态不变。6.3 常用的时序逻辑电路6.3.1 寄存器和移位寄存器寄存器图94 74LS75的逻辑图图95 74HC175的逻辑图移位寄存器图96 用D触发器构成的移位寄存器图97 用JK触发器构成的多位移位寄存器利用移位寄存器可以实现代码的串行-并行转换。如果首先将4位数据并行得儿置入移位寄存器的4个触发器中然后连续加入4个移位脉冲，则移位寄存器里的4位代码将串行输出，实现并行-串行转换。图98 双向移位寄存器74LS194A逻辑图图99 74LS194A功能表图100 用两片74LS194A接成8位双向移位寄存器6.3.2 计数器按计数器中的触发器是否同时翻转分类：同步式、异步式。按计数器中数字的编码方式分类，还可以分成二进制计数器、二-十进制计数器、格雷码计数器、十进制计数器、六十进制计数器。同步计数器：6.3.3 同步计数器同步二进制计数器：加法器：图101 用T触发器构成的同步二进制加法计数器同步二进制加法计数器74161图102 4位同步二进制计数器74161的逻辑图图 103 4位同步二进制计数器74161的功能表图104 4位二进制计数器的另一种结构形式减法器图 105 用T触发器构成的同步二进制减法计数器十六进制计数器：图106 单时钟同步十六进制加/减计数器74LS191的逻辑图U/D=0加法计数器，U/D=1减法计数器。LD为预置数控制端。S是使能控制端。C/B是进位/错位信号输出端。图 107 单时钟同步十六进制加/减计数器74LS191的功能表图108 双时钟同步十六进制加/减计数器74LS193的逻辑图图109是由图104变换的。图109 同步十进制加法计数器电路图110 同步十进制加法计数器74160的逻辑图图 111 单时钟同步十进制加/减计数器74LS190为了实现从Q3Q2Q1Q0=0000状态减1后跳变成1001状态，在电路处于全0状态时用图112中G2输出的低电平将G1和G3封锁，使T1=T2=0。于是当计数脉冲到达后FF0和FF3翻成1，而FF1和FF2维持0不变。图112 同步十进制减法计数器电路6.3.4 异步计数器异步二进制计数器；图113是用下降沿触发的T触发器组成的3位二进制加法计数器。图113 下降沿动作的异步二进制加法计数器图114 图113电路的时序图图115是用下降沿触发的T触发器组成的3位二进制减法计数器。图115 下降沿动作的异步二进制减法计数器图116 图115电路的时序图将异步二进制减法计数器和异步二进制加法计数器做个比较即可发现，它们都是将低位触发器的一个输出端接到高位触发器的时钟输入端而组成的。在采用下降沿动作的T触发器时，加法计数器以Q端为输出端，减法计数器以Q端为输出端。而在采用上升沿动作的T触发器时，情况正好相反，加法计数器以Q为输出端，减法计数器以Q端为输出端。目前常见的异步二进制加法计数器产品有4位的74LS293、74LS393、74HC393，7位的CC4024，12位的74HC4040，14位的74HC4020。异步十进制计数器：图117 异步十进制加法计数器的典型电路74LS290异步十进制加法计数器（二-五-十进制异步计数器），图118中FF1和FF3的CLK没有与Q0端连在一起，而从CLK1单独引出。若以CLK0为计数器输入端、Q0为输出端，即得到二进制计数器；若以CLK1为输入端、Q3为输出端，则得到五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端、Q3为输出端，则得到十进制计数器。图118 74LS290逻辑电路图异步计数器的缺点：工作频率比较低，以串行进位方式连接；电路状态译码时存在竞争-冒险现象。任意计数器设计：假定已有的是N进制计数器，需要得到M进制计数器。1. MN这是必须采用多片N进制计数器组合起来，才能构成M进制计数器。各片之间的连接方式：串行进位方式、并行进位方式、整体置零方式和整体置数方式。拓M可以分解为两个小于N的因数相乘。采用串行进位方式或并行进位方式。在串行进位方式中，以低位片的进位输出信号作为高位片的时钟输入信号。在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的CLK输入端同时接计数器输入信号。图121 两片同步十进制计数器接成百进制并行进位方式图122 两片同步十进制计数器接成百进制串行进位方式当M不能被分解为小于N的两个数相乘时，必须采取整体置零方式或整体置数方式。首先将两片N进制简单接成大于M的计数器，之后在采用整体置零方式或整体置数方式。图123 二十九进制计数器整体置零方式图124 二十九进制整体置数方式移位寄存器型计数器环形计数器图125电路的初始状态为Q0Q1Q2Q3=1000，10000100001000011000，如果出现在这些状态之外，电路将不会自动返回有效循环中去，所以不可以自启动。图125 环形计数器电路图126 可以自启动的环形计数器电路环形计数器的缺点是没有充分利用电路的状态。扭环形计数器图127 扭环形计数器电路图128 图127状态转换图图129 能自启动的扭环形计数器图130 图129电路的状态转换图6.4 顺序脉冲发生器顺序脉冲发生器可以用移位寄存器构成。当环形计数器工作在每个状态中只有一个1的循环状态时，它就是一个顺序脉冲发生器。如图131 用环形计数器操作顺序脉冲计数器所示。这种方案的优点是不必附加译码电路。缺点是使用的触发器数目较多，同时还必须采用能自启动的反馈逻辑电路。图131 用环形计数器操作顺序脉冲计数器图132中，计数循环过程中任何两个相邻状态之间仅有一个触发器状态不同，所以没有冒险-竞争现象。图132 用扭环形计数器和译码器构成的顺序脉冲发生器6.5 序列信号发生器用计数器和数据选择器组成图133 用计数器和数据选择器组成的序列信号发生器图134 用移位寄存器构成的序列信号发生器6.6 时序逻辑电路的设计方法6