基于FPGA的数字正交调制器的研究与设计.doc

基于FPGA的数字正交调制器的研究与设计 第 10 页 共 27页 基于FPGA的数字正交调制器的研究与设计2014 年10 月 10日目 录1 概述12 课题功能需求12.1 课题要求实现的功能12.2 课题主要技术指标12.3 课题进度23 课题技术指标及完成情况23.1 技术指标的检测23.2课题要求指标完成情况24 数字正交调制器原理25 数字正交调制器软件编程实现45.1 数字正交算法的matlab仿真45.1.1 matlab程序释义45.2 数字正交调制算法的FPGA硬件平台验证85.2.1 FPGA实现流程85.2.2 FPGA核心模块介绍85.2.2 FPGA仿真结果96 总结9参考文献10101. 概述 数字正交调制器是雷达干扰中的一项重要技术，通过将截获的雷达信号进行移频并转发形成给雷达造成错误、虚假或者杂乱的速度信息。它是多普勒调制技术实现的基础，广泛应用于对连续波、脉冲多普勒、合成孔径等具有测速能力雷达的速度波门实施干扰。传统的雷达干扰设备为进行多普勒调制，通常需要利用混频器、滤波器等实现，大量微波器件的使用使整个干扰系统体积和功耗过大，性能和指标不稳定。介绍了将数控移相器控制行波管相位实现多普勒调制的方法。行波管要求调制信号幅度大，控制电路复杂、灵活性差。70年代发展起来的数字射频存储（DRFM）技术将雷达信号经过高速模数转换后进行数字存储，在适当时刻通过数模转换实现重构和发射。随着技术的发展，DRFM可以利用多种数字算法实现对信号的调制，本文主要研究单通道采样DRFM的数字多普勒调制方法。2. 课题功能需求2.1 课题要求实现的功能（1） 能在输入的雷达脉冲信号上调制递增变化的移频量；（2） 能在输入的雷达脉冲信号上调制随机变化的移频量；（3） 能在实际硬件电路上调试出上述两项功能；2.2 课题主要技术指标（1） 移频范围：1MHz10MHz；（2） 移频步进：1MHz；（3） 随机移频范围：1MHz10MHz；2.3 课题进度（1） 8月20日，了解相关数字储频算法和硬件电路；（2） 9月10号，完成算法设计；（3） 10月1日，完成硬件调试和软件调试；（4） 10月15号，完成资料整理；3. 课题技术指标及完成情况3.1 技术指标的检测根据实现方法和指标的要求，首先用MATLAB仿真数字正交调制实现单频信号、梳状波等信号的移频，再用FPGA硬件平台实现算法的功能。3.2 课题要求指标完成情况课题要求指标完成情况移频范围：1MHz10MHz达到移频步进：1MHz达到随机移频范围：1MHz10MHz达到4. 数字正交调制器原理(1)正交移频算法如式(1)所示，其中、分别为信号的同相和正交分量，由于采用单通道采样的结构，需要将单路数字信号通过数字算法变换为两路相互正交的信号，这一过程称为数字正交变换。图1 数字正交滤波器结构数字正交变换已经在通讯等领域得到广泛应用，与使用模拟双通道采样结构得到两路正交信号相比，数字正交变换性能稳定、技术指标较高。通讯领域中常用的数字正交混频技术利用特殊频率的数字本振对单路信号进行混频和数字低通滤波，得到平衡性更好的正交信号。经过一次混频和滤波得到的正交信号与原信号存在频差，需要将正交信号通过二次混频恢复到原频率，结构如图1所示。设输入数字信号载频为，初相为：(2)第一次混频过程可以表示为：(3)其中与为归一化频率为的正交数字本振：(4)经低通滤波后：(5)第二次混频仍然使用正交数字本振与：(6)最后经过数字正交移频算法合成移频后的信号5. 数字正交调制器软件编程实现5.1 数字正交算法的matlab仿真为了更好地满足工程实践要求，根据实际需要在此设定采样率fs为100M，首先输入一个简单的波形，我们选取频率为45M的余弦波，具体程序如下：fs=108;N=200;n=(0:199);Ts=1/fs;t=n*Ts;f=fs*(0:1023)/1024;Xn=cos(2*pi*4.5*107*t);将输入的信号分成两路，分别和本振信号混频，输出混频信号，程序如下：Si=Xn.*Xin;Sq=Xn.*Xqn;我们只取一次混频后的正交和同相分量的低频部分，所以接下来要对Si和Sq进行低通滤波，截止频率为25MHz，滤波器采用FDATOOL工具直接产生的FIR滤波器进行低通滤波处理。程序如下：%FIR滤波器% All frequency values are in MHz.Fs = 100; % Sampling FrequencyFpass = 20; % Passband FrequencyFstop = 30; % Stopband FrequencyDpass = 0.057501127785; % Passband RippleDstop = 0.031622776602; % Stopband Attenuationdens = 20; % Density Factor% Calculate the order from the parameters using FIRPMORD.N, Fo, Ao, W = firpmord(Fpass, Fstop/(Fs/2), 1 0, Dpass, Dstop);% Calculate the coefficients using the FIRPM function.hn = firpm(N, Fo, Ao, W, dens); 低通滤波 Xlp1=filter(hn,1,Si);Xlp2=filter(hn,1,Sq); 经过低通滤波，产生两路信号Xlp1、Xlp2，接下来要对产生的信号进行二次混频，本振信号为第一次混频所使用的本振信号。混频后产生信号的正交分量和同相分量。程序如下：In=Xlp1.*Xqn-Xlp2.*Xin;Qn=Xlp1.*Xin+Xlp2.*Xqn; 最后，把产生的正交信号和同相信号和一个移频信号进行混频相加减，最后实现对信号的移频。程序如下：Y=In.*Xis-Qn.*Xqs; %频谱向上搬移Y=In.*Xis+Qn.*Xqs; %频谱向下搬移5.2 数字正交调制算法的FPGA硬件平台验证5.2.1 FPGA实现流程完成MATLAB的仿真后，接着要在FPGA上实现数字正交算法的功能。5.2.2 FPGA核心模块介绍1.并行滤波模块要实现实时滤波运算，需要数字处理器件运算速率与DRFM设备A/D采样率保持一致。实际应用中，数字处理的运算速度与A/D数据率存在较大差距。以Altera公司的主流FPGA器件Straix II为例，由于门电路使用中布局和布线的限制，全局运算速率通常在200300MHz以内，与DRFM设备GHz量级的采样率相比差距较大，因此要实现高速率实时滤波运算，需要应用并行滤波技术，以运算规模的扩大换取运算速度的提高。本次课题滤波器采用了FIR滤波器，我们大家都知道FIR滤波器可以通过乘累加来实现。因此，通过Matlab产生响应的系数，再和输入的信号进行乘累加。因此，并行滤波器的设计关键是把每一路的信号关联起来，对输入的信号进行存储再调用，实现FIR滤波器的功能。2.降速、升速模块降速升速模块是直接调用FPGA中的IP核实现的。降速模块调用了ALTLVDS Receiver模块，输入8bit的数据，输出分成8路，实现8倍降速。升速模块调用了ALTLVDS Transmitter模块实现8倍升速。3频移模块信号经过处理分解成正交和同相两路信号，和NCO IP核产生的频移信号进行混频相加减，实现信号的上下移频，从而对雷达信号进行干扰。5.2.3 FPGA仿真结果参考文献1 正交调制式的无线电引信目标与背景多卜勒模拟器.兵工学报.1996.108-1102 梁志恒1;蒋庄德2.数字正交调制器在脉冲多卜勒