第五章触发器.ppt

第5章触发器,5.1概述5.2基本触发器5.3触发器的逻辑功能5.4时钟触发器的结构及触发方式5.5集成触发器及其应用,5.1概述,在数字系统中不但需要对“0”、“1”信息进行算术运算和逻辑运算，还需要将这些信息和运算结果保存起来。为此，需要使用具有记忆功能的单元电路。能够存储0、1信息的基本单元电路称为触发器（Flip-Flop）。触发器属于双稳态电路。任何具有两个稳定状态且可以通过适当的信号注入方式使其从一个稳定状态转换到另一个稳定状态的电路都称为触发器。所有触发器都具有两个稳定状态，但使输出状态从一个稳定状态翻转到另一个稳定状态的方法却有多种，由此构成了具有各种功能的触发器。按照触发信号的控制类型，触发器可分为两种类型。一类是非时钟控制触发器它的输入信号可在不受其他时钟控制信号的作用下，按某一逻辑关系改变触发器的输出状态；另一类是时钟控制触发器，它必须在时钟信号的作用下，才能接收输入信号从而改变触发器的输出状态。时钟控制触发器按时钟类型又分为电平触发和边沿触发两种类型,下一页,返回,5.1概述,5.1.1触发器的性质触发器是一种具有记忆功能，能储存1位二进制信息的逻辑电路。每个触发器都应有两个互非的输出端和，并且有两个基本性质：1）在一定的条件下，触发器具有两个稳定的工作状态（“1”态或“0”态）。用触发器输出端Q的状态作为触发器的状态。即当输出Q=1、=0时，表示触发器“1”状态，当输出Q=0、=1，表示触发器“0”状态。2）在一定外界信号作用下，触发器可以从一个稳定工作状态翻转为另一个稳定状态。这里所指的“稳定”状态，是指没有外界信号的作用时，触发器电路中的电流和电压均维持恒定的数值。由于触发器具有上述的二个基本性质，使得触发器能够记忆二进制信号“1”和“0”，被用作二进制的存储单元。,上一页,下一页,返回,5.1概述,5.1.2触发器的分类触发器的种类很多，主要有三种分类方式：根据电路结构形式的不同，有基本RS触发器、同步RS触发器、维持阻塞触发器、主从触发器、COMS边沿触发器等。2）根据触发器逻辑功能的不同，有RS触发器、JK触发器、T触发器、D触发器等。3）根据有无时钟信号来分，有基本触发器和时钟触发器。此外，根据存储数据的原理不同，还把触发器分成静态触发器和动态触发器两大类。静态触发器是靠电路状态和自锁存储数据的，而动态触发器是通过MOS管栅极输入电容上存储电荷来存储数据的。,上一页,返回,5.2基本触发器,没有时钟脉冲输入端CP的触发器叫基本触发器。CP是时钟脉冲（Clockpulse）的缩写。基本RS触发器是一种最简单的触发器，是构成各种触发器的基础。5.2.1用与非门构成的基本触发器如图5-1所示，为一个由两个“与非门”交叉耦合组成的基本触发器电路，它有两个互非输出端和，由两个输入端（称为置位输入端或置“1”端）和（称为复位输入端或置“0”端）。当=1、=1时，不管此时触发器的状态是“1”还是“0”，触发器都能维持原来的状态不变。当=0、=1时，不管触发器原来为什么状态，触发器状态均保持“0”状态。当=1、=0时，不管触发器原来为什么状态，触发器状态均保持“1”状态。,下一页,返回,5.2基本触发器,当=0、=0时，因此门1、门2输出“1”，但在、同时回到“1”以后，基本触发器的新状态要看G1、G2门翻转的速度谁快谁慢，从逻辑关系来说是不能确定的，因此在正常工作时输入信号应遵守+=1的约束条件，亦即不允许输入=0的信号。将上述逻辑关系列出真值表，就得到表5-1。其中，触发器新的状态（也叫做次态），不仅与输入状态有关，而且还与触发器原来的状态（也叫初态）有关，所以把也作为一个输入变量列入了真值表，并将称作状态变量，把这种含有状态变量的真值表叫做触发器的功能真值表（或称为特性表）。表中的、上加非号是因为输入信号在低电平起作用。,上一页,下一页,返回,5.2基本触发器,5.2.2用或非门构成的基本触发器除了用与非门组成基本触发器外，还可以用其它门电路来构造，下面就以“或非门”来组成基本触发器为例分析其原理。如图5-3所示，是由两个“或非门”交叉耦合组成的基本触发器电路，两个输出端Q和，SD和RD为两个输入端。SD为置位端，RD为复位端。由于用或非门代替了与非门，所以这种触发器有以下几点不同：1）在SD、RD均为低电平时，触发器保持原状态不变；2）在SD=1、RD=0时，则使触发器成为“1”状态；,上一页,下一页,返回,5.2基本触发器,3）在SD=0、RD=1时，则使触发器成为“0”状态；4）在SD、RD同时为高电平时，Q和出现同时为低电平的不正常情况，在高电平同时消失以后，触发器的新状态不定，因此，在正常开作时输入信号应遵守SDRD=0的约束条件，亦即不允许输入SD=RD=1的信号，同时SD、RD两个输入端均为高电平有效，其功能真值表如表5-2所示。,上一页,返回,5.3触发器的逻辑功能,5.3.1RS触发器1.电路结构同步式RS触发器逻辑图如图5-5所示，CP是时钟输入端，输入周期性连续脉冲，S、R是数据输入端（又称控制输入端），该电路由两部分组成：由与非门G1、G2组成基本触发器和由与非门G3、G4组成输入控制电路。2.逻辑功能当CP=0时，不管控制输入信号R和S是低电平还是高电平，门3和门4的输出恒为1，此时门1、门2构成基本触发器，触发器的状态维持原状态；当CP=1时，R、S信号通过门G3、G4反相加到由G1、G2组成的基本RS触发器上，使Q和的状态跟随输入信号R、S的变化而改变。它的功能真值如表5-3所示。,下一页,返回,5.3触发器的逻辑功能,3.触发器功能的几种表示方法1）特性方程将表5-3SR触发器功能真表，经过如图5-6所示次态卡诺图的化简，就可以得到该时钟触发器的逻辑表达式-特性方程，这个方程反映次态和数据输入、初态之间的关系：2）激励表所谓激励表：是指用表格的形式表达在时钟脉冲作用下，实现初态转换为次态（）时应有怎样的控制输入条件。RS触发器激励表如表5-4表示。,上一页,下一页,返回,5.3触发器的逻辑功能,3）状态图所谓状态图：是以图形的形式表达在时钟脉冲作用下，状态变化与控制输入之间的关系，也称状态转换图。SR触发器的状态图如图5-7所示。状态图中的一个圆圈代表触发器的一个状态，对一个SR触发器来说，它只有“0”、“1”两个状态，因此状态图中只有二个圆圈。即“0”表示Qn+1=0状态，“1”表示Qn+1=1状态；状态图中的弧线表示状态变化的方向，箭头所指的状态为次态，没有箭头的一端状态为初态，弧线上标明了控制输入S和R应有的取值，实际上状态图以图形的形式表示了触发器的激励表。,上一页,下一页,返回,5.3触发器的逻辑功能,5.3.2D触发器由于RS触发器存在R=S=1时，次态有不定的情况，针对这一问题，将S换成D，R换成，这样就得到只有一个输入信号控制端D，称作D型触发器，电路结构如图5-8所示。表5-5和表5-6分别表示了D触发器的功能真值表和激励表，图5-9为D触发器的状态图，而D触发器的特性方程显然为：Qn+1=D5.3.3JK触发器JK触发器的控制输入端为J、K，图5-10为同步JK触发器的逻辑图，表5-7和表5-8分别为JK触发器功能真值表和激励表，图5-11为JK触发器状态转换图，JK触发器的特性方程为：,上一页,下一页,返回,5.3触发器的逻辑功能,5.3.4T触发器T触发器可看成是JK触发器在J=K条件下的特例，T触发器只有一个控制输入端T。图5-12为同步式T触发器逻辑图，表5-9为T触发器的功能真值表，表5-10为T触发器的激励表，图5-13为T触发器的状态图，T触发器的特性方程为：。T触发器的逻辑功能可概括为：T=0时，触发器保持原状态不变，T=1时，触发器状态与原状态相反，即=,上一页,返回,5.4时钟触发器的结构及触发方式,5.4.1同步式触发器1同步触发器的触发方式时钟触发器的各种结构形式中最简单是同步式触发器。所谓时钟触发器的触发方式是指时钟触发器在CP脉冲的什么时该接收控制输入信号，并且可改变状态。触发器的触发方式可以分电平触发和边沿触发，电平触发可分高电平或低电平触发，边沿触发可分上升沿和下降沿触发。图5-14所示电路，是同步式D触发器。在时钟脉冲CP为低电平时，门3、门4被封锁，这时，不管控制输入信号D是0还是1，它们的输出均为高电平，上面两个与非门1和2交叉耦合成基本触发器，在、均为高电平的条件下，不可能改变原先状态。当时钟脉冲CP为高电平时，对门3和门4的封锁解除，它们的输出则由当时的输入数据D来决定，若D=1时，=0、=1，基本触发器状态可变为“1”；若D=0，=1、=0，基本触发器状态可变为“0”，可见，同步式触发器属于高电平触发方式。,下一页,返回,5.4时钟触发器的结构及触发方式,综上所述，同步触发器在CP高电平期间接收控制信号，并改变状态，这种触发方式称为CP高电平触发方式，或简称电平触发。2同步式时钟触发器的毛病-空翻由于同步式时钟触发器的触发方式是CP高电平触发，若在CP高电平期间，分析可知：控制输入端状态改变，触发器的输出状态也会跟着改变。如果在一个时钟脉冲作用下，触发器的状态发生了两次或两次以上的翻转，这种现象称为“空翻”。对于触发器来说，“空翻”意昧着失控，也就是说触发器的输出不能严格地按时钟节拍动作。下面就以同步式SR触发器为例来说明空翻现象。如果在图5-15所示的同步SR触发器加如图所示的输入信号CP，S、R，并设触发器的初态为“0”，则触发器的输出Q端将有图所示的波形。从波形看出，在一个时钟脉冲内，触发器输出状态变化了五次，这就是触发器的空翻现象，同步式的D、JK、T触发器也同样有这种“空翻”现象。,上一页,下一页,返回,5.4时钟触发器的结构及触发方式,特别是T功能触发器，在T=1时（或JK触发器在J=K=1）时，在CP为高电平期间，触发器总是作相反状态变化，由于反馈线的作用，触发器一旦由0变以1后，就具备了由1变成0的翻转条件，直到CP由1变成0才停止，因此它们绝不能在一个脉冲期间只改变一次状态，总会在CP=1期间多次翻转，而使最终状态无法确定。因此，同步式JK触发器和T型触发器是根本不能使用的，而同步式D触发器和SR触发器只有在CP=1期间时，D输入或SR输入状态不变时才能使用。人们寻找种种途径解决“空翻”现象，也就是寻求比同步式触发器更完善的结构形式来克服“空翻”毛病。,上一页,下一页,返回,5.4时钟触发器的结构及触发方式,5.4.2维持阻塞触发器维持阻塞触发器是一种利用电路内的维持阻塞线所产生的“维持阻塞”作用来克服空翻现毛病的时钟触发器，它的触发方式是边沿触发（一般为上升沿触发），即仅在时钟脉冲上升沿按受控制输入信号并改变状态，由于维持阻塞触发器逻辑图及它内部工作情况较复杂，而这一切又与它的外部应用无关，除半导体制造专业人员要很好熟悉它外，在实际应用时，只要牢牢掌握其触发方式为上升沿触发就可以了，因此我们在教材中将这部分内容简略了。,上一页,下一页,返回,5.4时钟触发器的结构及触发方式,5.4.3边沿触发器边沿触发器是利用电路内部速度差来克服安全空翻毛病的时钟触发器它的触发方式是边沿触发，在一般集成电路中的边沿触发器多是采用下降沿触发方式的，仅在CP下降沿时刻接收控制输入信号并改变状态。5.4.4主从触发器主从触发器具有主从结构，并以双拍工作方式工作。如图5-17所示，为一个主从JK触发器。它由主触发器、从触发器和非门三个部分组成，和为内部输出端，和是触发器输出端。,上一页,下一页,返回,5.4时钟触发器的结构及触发方式,主从触发器在一个时钟脉冲脉冲作用下工作过程分为两个阶段，即双拍工作方式。CP高电平期间主触发器接收控制输入信号。主触发器和从触发器都是同步触发器。CP=1（高电平）时，主触发器接收控制输入信号并改变状态。与此同时，CP=0（低），从触发器被封锁，保持原状态不变。在CP下降沿（负跳变时刻），主触发器开始被封锁，保持原状态不变。与此同时，CP从0变1，从触发器的封锁被解除，取与主触发器一致的状态-向主触发器看齐。,上一页,返回,5.5集成触发器及其应用,1时钟触发器的直接置位和直接复位除了时钟脉冲输入端CP、控制输入端及触发器输出端外，绝大多数实际的触发器电路有以下两个输入端：直接置位输入端（或称作“直接置1端”）和直接复位输入端（或称“直接置0端”），直接置1端和直接置0端的工作原理是：当=1、=1时，它们对触发器工作无影响，触发器的状态由CP和输入控制端决定；当=0、=1时，不管CP和控制输入端如何，触发器状态均被置1；当=1、=0时，不管CP和控制输入端如何，触发器状态均被置0；当=0、=0时，触发器的状态不定。由此可见，时钟触发器的可以通过以下两种途径改变状态：,下一页,返回,5.5集成触发器及其应用,（1）不管CP和控制输入信号如何，通过直接置位端和直接复位端改变状态；（2）在、为1状态时，通过时钟脉冲CP和控制输入改变状态。7474集成芯片是一个带置位、复位输入端，上跳沿触发的双D触发器，它有14个引脚，其引脚图如图5-19所示，表5-11是功能表。74112集成芯片是一个带置位、复位输入端，下跳沿触发的双JK触发器，它的引脚图如图5-20所示、表5-12是功能表,上一页,下一页,返回,5.5集成触发器及其应用,2触发器的主要应用触发器是构成时序逻辑电路的基本单元，通过各种触发器的相互连接，就可以实践具有一定功能的逻辑电路。（1）触发器构成分频器如图5-21所示的D触发器，将触发器输出端与输入端D相连，在输入时钟脉冲CP的作用下，试分析触发器输出端Q的波形图。由D触发器连接图可知，D触发器为上升沿触发，D触发器特性方程是：根据D触发器功能，D触发器在输入时钟脉冲CP的上升沿作用下，来一次CP就与D触发器原状态相反，波形图如图5-22所示，这样就实现了将时钟脉冲信号CP的二分频，即Q的波形周期是CP的二倍。,上一页,下一页,返回,5.5集成触发器及其应用,（2）触发器构成计数器如图5-23所示，由2个D触发器和2个JK触发器相互连接构成的逻辑电路，从图中看出，D触发器构成二分频电路，JK触发器也是构成2分频电路，四个触发器的输出端分别连接指示灯LED1LED4，触发器之间的连接是通过触发器的输出端Q或与触发器的输入脉冲CP端相连，这里要特别注意各触发器的触发方式。即触发器FF是CP的上升沿触发，触发器FF2是触发器FF1输出端的上升沿触发，触发器FF3是触发器FF2输出端下降沿触发，触发器FF4是触发器FF3输出端的下降沿触发。由以上分析可知：FF1的输出波形是在时钟脉冲CP上升沿作用下，来一次CP脉冲就与触发器原状态相反翻转一次，同样可得到FF2的输出波形是在FF1输出端Q下降沿的触发下进行翻转，FF3的输出波形是在FF2输出端Q的下降沿触发下进行翻转，FF4的输出波形是在FF3的输出端Q的下降沿触发下进行翻转。分析的波形图如图5-24所示，四个触发器在总的时钟脉冲CP作用下，实现了递增计数器。其功能真值表如表5-13所示。,上一页,下一页,返回,5.5集成触发器及其应用,（3）各种类型触发器之间的相互转换触发器按功能可分为RS、D、JK、T触发器，分别对应有各自的特性方程，在实际应用中，有时可以将一种类型的触发器转换为另一种类型的触发器。下面介绍几种转换方式。JK触发器转换为D触发器已知JK触发器的特性方程：，待求的D触发器的特性方程：=D转换时，可将D触发器的特性方程变换与JK触发器特性方程相似的形式：可见，若J=D，K=则可利用JK触发器完成D触发器的逻辑功能，转换电路如图5-25所示,上一页,下一页,返回,5.5集成触发器及其应用,D触发器转换JK触发器已知D触发器的特性方程为：=D，待求的JK触发器的特性方程为：，整个触发器的输入应为J、K，则，其转换的逻辑图如图5-26所示。D触发器转换为T触发器因T触发器的特性方程为，而D触