altium designer 15设计——三位数字显示电容测试表.doc

电路CAD课程设计题目: 三位数字显示电容测试表 学生姓名 专 业 学 号 班 级 指导教师 成 绩 工程技术学院2016 年 1 月目录一、电路结构与功能分析11、 电路结构12、 功能分析13、 电路实用性2二、 电路原理图设计21、 设计说明22、 原理图3三、 网表文件3四、 PCB（单面板）设计61、 设计流程62、 设计规则63、 Bottom Layer版图84、 Top OverLay版图85、 3D效果图9三位数字显示电容测试表一、电路结构与功能分析1、电路结构该电容表电路由基准脉冲发生器、待测电容容量时间转换器、闸门控制器、译码器和显示器等部分组成。其中，集成电路U2B、电阻R7R9和电容C3构成基准脉冲发生器（实质上是一个无稳多谐振荡器）；U2A、U1、R1R6、按钮S1及C1构成待测电容容量时间转换器（实质上是一个单稳电路）；U3构成译码器驱动器，它把U4送来的BCD码译成十进制数字笔段码，经R11R17限流后直接驱动七段数码管。2、 功能分析通过接插件P1外接待测电容，待测电容容量时间转换器把所测电容的容量转换成与其容量值成正比的单稳时间td。基准脉冲发生器产生标准的周期计数脉冲。闸门控制器的开通时间就是单稳时间td。在d时间内，周期计数脉冲通过闸门送到后面计数器计数，译码器译码后驱动显示器显示数值。计数脉冲的周期T乘以显示器显示的计数值N就是单稳时间td，由于td与被测电容的容量成正比，所以也就知道了被测电容的容量。（1）基准脉冲发生器输出的脉冲信号周期T与R7R9和C3有关，在C3固定的情况下通过量程开关S3对R7、R8、R9的不同选择，可得到周期为11s、1.1ms和11ms的三个脉冲信号。（2）对待测电容容量时间转换器按动一次S1，U1B的10脚就产生一个负向窄脉冲触发U2A，其5脚输出一次单高电平信号。R3R6和待测电容P1为单稳定时元件，单稳时间td=1.1RP1。U4、U1C、C5、C6、R10构成闸门控制器和计数器，U4为CD4553，其12脚是计数脉冲输入端，10脚是计数使能端，低电位时CD4553执行计数，13脚是计数清零端，上升沿有效。当按动一下S1后，U4的13脚得到一个上升脉冲，计数器清零同时U1C的4脚输出一个单稳低电平信号加到U4的10脚，于是U4对从其12脚输入的基准计数脉冲进行计数。当单稳时间结束后，U4的10脚变为高电平，U4停止计数，最后U4通过分时传递方式把计数结果的个位、十位、百位由它的9脚、7脚、6脚和5脚循环输出对应的BCD码。（3）译码器驱动器把U4送来的BCD码译成十进制数字笔段码，经R11R17限流后直接驱动七段数码管。集成电路CD4553的15脚、1脚、2脚为数字选择输出端，经R18R20选择脉冲送到三极管T1T3的基极使其轮流导通，这两部分电路配合就完成了三位十进制数字显示。（4）C7的作用是当电源开启时在R10上产生一个上升脉冲，对计数器自动清零。（5）在测试电容时，把计数结果乘以所用量程的倍率得到的数值就是被测电容的容量。例如，当基准脉冲周期为1.1ms，定时电阻为10K时，量程倍率为0.1F，若测一个标称容量为4.7F的电容，按动一下S1后结果显示为49，该电容的容量就为490.1F=4.9F。3、 电路实用性本电路（三位数显示电容测试表）采用四块集成电路，电路简洁、容易制作、数字显示直观、精度较高，测量范围可达1nF104F,且供电容易，具有较高的实用性。附表列出了各挡量程的组成关系。基准脉冲周期定时电阻R测量范围倍率11s10M 1pF999pF 1pF11s100K 1nF9.99nF 0.1nF11s10K 10nF999nF 1nF1.1ms10K 1F99.9F 0.1F11ms1K 100F9990F 10F2、 电路原理图设计1、 设计说明本电路通过接插件P1外接待测电容，将测量值通过数码管显示出来，其中通过两个单刀多掷开关，分别实现基准脉冲周期与定时电阻的选择，从而达到换挡以实现对不同范围的测量。电源方面，选用PWR2.5外接电源，只需一根线接日常生活中常见的手机充电器即可，方便省心。原理图中，左方为接入，中间是调档与转换电路，右边为译码显示部分。2、 原理图3、 网表文件8COMPONENT PROTEL.PCB ENVIRONMENT PROTEL.SCH DETAIL SUBCOMP I RAD0.2.PRT C1 CN 1 GND 2 NetC1_2 I RAD0.2.PRT C2 CN 1 NetC2_1 2 GND I RAD0.2.PRT C3 CN 1 GND 2 NetC3_2 I RAD0.2.PRT C4 CN 1 GND 2 NetC4_2 I RAD0.2.PRT C5 CN 1 NetC5_1 2 NetC5_2 I RAD0.2.PRT C6 CN 1 VCC 2 NetC6_2 I RAD0.2.PRT C7 CN 1 NetC7_1 2 NetC7_2 I 8SEG_LED.PRT DS1 CN 1 NetDS1_1 2 NetDS1_2 3 NetDS1_3 4 NetDS1_4 5 NetDS1_5 7 NetDS1_7 8 NetDS1_8 9 NetDS1_9 10 NetDS1_10 11 NetDS1_11 12 NetDS1_12 I HDR-1X2.PRT P1 CN 1 NetP1_1 2 GND I TO-216.PRT Q1 CN 1 GND 2 NetQ1_2 3 NetDS1_12 I TO-216.PRT Q2 CN 1 GND 2 NetQ2_2 3 NetDS1_9 I TO-216.PRT Q3 CN 1 GND 2 NetQ3_2 3 NetDS1_8 I AXIAL0.4.PRT R1 CN 1 NetR1_1 2 VCC I AXIAL0.4.PRT R2 CN 1 NetC1_2 2 NetR1_1 I AXIAL0.4.PRT R3 CN 1 VCC 2 NetR3_2 I AXIAL0.4.PRT R4 CN 1 VCC 2 NetR4_2 I AXIAL0.4.PRT R5 CN 1 VCC 2 NetR5_2 I AXIAL0.4.PRT R6 CN 1 VCC 2 NetR6_2 I AXIAL0.4.PRT R7 CN 1 NetR7_1 2 NetR7_2 I AXIAL0.4.PRT R8 CN 1 NetR7_1 2 NetR8_2 I AXIAL0.4.PRT R9 CN 1 NetR7_1 2 NetR9_2 I AXIAL0.4.PRT R10 CN 1 NetC5_1 2 GND I AXIAL0.4.PRT R11 CN 1 NetR11_1 2 NetDS1_11 I AXIAL0.4.PRT R12 CN 1 NetR12_1 2 NetDS1_7 I AXIAL0.4.PRT R13 CN 1 NetR13_1 2 NetDS1_4 I AXIAL0.4.PRT R14 CN 1 NetR14_1 2 NetDS1_2 I AXIAL0.4.PRT R15 CN 1 NetR15_1 2 NetDS1_1 I AXIAL0.4.PRT R16 CN 1 NetR16_1 2 NetDS1_10 I AXIAL0.4.PRT R17 CN 1 NetR17_1 2 NetDS1_5 I AXIAL0.4.PRT R18 CN 1 NetR18_1 2 NetQ3_2 I AXIAL0.4.PRT R19 CN 1 NetR19_1 2 NetQ2_2 I AXIAL0.4.PRT R20 CN 1 NetR20_1 2 NetQ1_2 I sw-pb.PRT S1 CN 1 GND 2 NetR1_1 I dpdt-6.PRT S2 CN 1 NetP1_1 2 NetR6_2 3 NetR5_2 4 NetR4_2 5 NetR3_2 I dpst-4.PRT S3 CN 1 NetC3_2 2 NetR9_2 3 NetR8_2 4 NetR7_2 I N14A.PRT U1 CN 1 NetR1_1 2 NetR1_1 3 NetU1_3 4 NetU1_4 5 NetU1_3 6 NetC1_2 7 GND 8 NetC5_2 9 NetC5_2 10 NetU1_10 11 ? 12 ? 13 ? 14 VCC I DIP-14.PRT U2 CN 1 NetP1_1 2 NetP1_1 3 NetC2_1 4 VCC 5 NetC5_2 6 NetU1_4 7 GND 8 NetC3_2 9 NetR7_1 10 VCC 11 NetC4_2 12 NetC3_2 13 NetU2_13 14 VCC I DIP-16.PRT U3 CN 1 NetU1_10 2 NetU3_2 3 NetU3_3 4 NetU3_4 5 NetU3_5 6 GND 7 GND 8 GND 9 NetR11_1 10 NetR12_1 11 NetR13_1 12 NetR14_1 13 NetR15_1 14 NetR17_1 15 NetR16_1 16 VCC I DIP-16.PRT U4 CN 1 NetR19_1 2 NetR18_1 3 NetC7_2 4 NetC7_1 5 NetU3_4 6 NetU3_2 7 NetU3_3 8 GND 9 NetU3_5 10 NetU1_10 11 GND 12 NetR7_1 13 NetC6_2 14 NetU4_14 15 NetR20_1 16 VCC I PWR2.5.PRT U5 CN 1 VCC 1A VCC 1B VCC 2 GND 2A GND 2B GND 3 GND 3A GND 3B GND 4、 PCB（单面板）设计1、 设计流程（1）绘制原理图，对于个别找不到的元件，自己绘制元件相应的图形模块与封装。（2）生成网表文件，与原理图进行对照检查。若有误，则更正原理图并重新生成网表文件。（3）新建PCB文件并加载网表文件。（4）根据具体情况，设置合适的电气边界与物理边界。（5）放置定位孔。（6）对元件进行布局，注重布局规范，将元件功能模块进行放置，大致依原理图进行摆放即能得到较好结果。（7）设置焊盘与布线规则。（8）进行自动布线。（9）若布线无法布通，则调整元件布局并重新布线，可先对各个模块某些较为复杂的局部手动布线并锁定，再将各个模块元件之间线布好，最后全局布线直至布线成功为止。（10）手动布线调整，对已成功布线结果进行调整，使其更为美观大方，并符合布线规则。（11）对PCB板进行加泪滴、敷铜。（12）生成3D图形进行浏览。根据3D实物图观察是否有考虑不周之处并进行调整。（13）将PCB板与原理图进行网络连接对照检查。若有误，则进行更正并重新执行上述步骤。2、 设计规则（1）绘制原理图时，依信号左入右出进行绘制。（2）经多次布局调整，确定物理边界（位于机械层4，打印效果为黑色，实为深黄色。）为4500mil2400mil，与电气边界相隔50mil，边界线宽均为20mil。（3）定位孔距电气边界100mil，孔径100mil。（4）布局时，根据个功能模块，以信号流向依次进行布局，输入信号与电源均从左下角输入，右下脚为输出（显示）部分。换挡电路模块设置