四输入与非门电路版图设计.doc

沈阳理工大学课程设计 I 成成 绩绩 评评 定定 表表 学生姓名班级学号 专 业 电子科学与 技术 课程设计题目 四输入与非门电 路和版图设计 评 语 组长签字： 成绩 日期 2013 年 月 日 沈阳理工大学课程设计 II 课程设计任务书课程设计任务书 学 院信息科学与工程学院专 业电子科学与技术 学生姓名杨光锐班级学号 1003040106 课程设计题目四输入与非门电路和版图设计 实践教学要求与任务实践教学要求与任务: : 1.用 tanner 软件中的 S-Edit 编辑四输入与非门电路原理图。 2.用 tanner 软件中的 TSpice 对四输入与非门电路进行仿真并观察波形。 3.用 tanner 软件中的 L-Edit 绘制四输入与非门版图，并进行 DRC 验证。 4.用 tanner 软件中的 TSpice 对版图电路进行仿真并观察波形。 5.用 tanner 软件中的 layout-Edit 对电路网表进行 LVS 检验观察原理图与版图的匹配 程度。 工作计划与进度安排工作计划与进度安排: : 第一周 周一：教师布置课设任务，学生收集资料，做方案设计。 周二：熟悉软件操作方法。 周三四：画电路图 周五：电路仿真。 第二周 周一二：画版图。 周三：版图仿真。 周四：验证。 周五：写报告书，验收。 指导教师： 2012 年 月 日 专业负责人： 2013 年 月 日 学院教学副院长： 2013 年 月 日 沈阳理工大学课程设计 III 目 录 1 绪论.1 1.1 设计背景.1 1.2 设计目标.1 2 四输入与非门电路.2 2.1 电路原理图.2 2.2 四输入与非门电路仿真观察波形.2 2.3 四输入与非门电路的版图绘制.3 2.4 四输入与非门版图电路仿真观察波形.4 2.5 LVS 检查匹配.5 总结.7 参考文献.8 附录一：电路原理图网表.9 附录二：版图网表.10 沈阳理工大学课程设计 1 1 绪 论 1.1 设计背景 tanner 是用来 IC 版图绘制软件，许多 EDA 系统软件的电路模拟部分是应 用 Spice 程序来完成的，而 tanner 软件是一款学习阶段应用的版图绘制软件， 对于初学者是一个上手快，操作简单的 EDA 软件。 Tanner 集成电路设计软件是由 Tanner Research 公司开发的基于 Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括 S-Edit，T-Spice，W-Edit，L-Edit 与 LVS，从电路设计、分析模拟到电路布局 一应俱全。其中的 L-Edit 版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro 是 Tanner EDA 软件公司所出品的一个 IC 设计和验证的高性能 软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从 IC 设 计到输出，以及最后的加工服务，完全可以媲美百万美元级的 IC 设计软件。L- Edit Pro 包含 IC 设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place * TDB File: D:studytannerS-EdittutorialQguang.tdb * Cell: Cell0Version 1.22 * Extract Definition File: D:studytannerLEdit90SamplesSPRexample1lights.ext * Extract Date and Time: 07/05/2013 - 08:53 .include D:studytannerTSpice70modelsml2_125.md * Warning: Layers with Unassigned AREA Capacitance. * * * * * * * Warning: Layers with Unassigned FRINGE Capacitance. * * * * * * * * * Warning: Layers with Zero Resistance. * * * 沈阳理工大学课程设计 11 * M8 1 10 3 1 PMOS L=2u W=7u * M8 DRAIN GATE SOURCE BULK (62 4.5 64 11.5) M7 3 9 1 1 PMOS L=2u W=7u * M7 DRAIN GATE SOURCE BULK (54 4.5 56 11.5) M6 1 8 3 1 PMOS L=2u W=7u * M6 DRAIN GATE SOURCE BULK (46 4.5 48 11.5) M5 3 7 1 1 PMOS L=2u W=7u * M5 DRAIN GATE SOURCE BULK (38 4.5 40 11.5) M4 3 10 6 2 NMOS L=2u W=7u * M4 DRAIN GATE SOURCE BULK (62 -23.5 64 -16.5) M3 6 9 5 2 NMOS L=2u W=7u * M3 DRAIN GATE SOURCE BULK (54 -23.5 56 -16.5) M2 5 8 4 2 NMOS L=2u W=7u * M2 DRAIN GATE SOURCE BULK (46 -23.5 48 -16.5) M1 4 7 2 2 NMOS L=2u W=7u * M1 DRAIN GATE SOURCE BULK (38 -23.5 40 -16.5) * Total Nodes: 10 * Total Elements: 8 * Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds .include D:studytannerTSpice70modelsml2_125.md .tran/op 2n 500n method=bdf .print tran v(Y) v(A) v(B) v(C) v(D) Vsoue Vdd Gnd 5 VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 100n) VsssB B Gnd PULSE (