数字秒表课程设计.doc

沈阳理工大学课程设计论文摘 要当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，用电省的方向发展。推动该潮流迅速发展的决定性因素就是使用了现代化的EDA1设计工具。本论文先确定了系统的逻辑功能，建立算法流程，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II1上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字计时器所需的设计与顶层设计，利用计算机的强大运算能力在Quartus II上对用VHDL 建模的复杂数字逻辑进行编译，自动综合地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑行局布线、逻辑仿真，生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型，通过本设计对数字系统自动化的基本概念、基本原理、特性及实现方法都有了较好的了解和理解，同时锻炼了计算机应用能力和VHDL语言的编程能力和Quartus II的使用能力，本设计圆满完成了用VHDL语言设计1/100秒数字计时器并仿真。关键词：电子设计自动化；超高速集成电路硬件描述语言；数字系统设计目录第1章 绪论11.1 课题的研究背景11.2 课题的研究目的21.3 主要工作条件21.4 硬件描述语言VHDL21.4.1 VHDL的简介21.4.2 VHDL语言的特点31.4.3 VHDL的设计流程4第2章 设计思想与方案论证52.1 设计思想52.2 设计要求(秒表的功能描述)5第3章 系统设计73.1 顶层电路设计73. 2 数字秒表的设计原理73.3 分频器模块83.4 十进制计数模块83.5 六进制计数器模块9第4章 系统仿真104.1 分频器模块仿真104.1.1 分频器模块程序clkgen.vhd104.1.2 分频器模块仿真波形114.1.3 分频器模块仿真结果分析124.2 十进制计数器模块仿真124.2.1 十进制计数器模块程序124.2.2十进制计数器模块仿真波形134.2.3 十进制计数器模块仿真结果分析134.3 六进制计数器模块仿真144.3.1 六进制计数器模块程序144.3.2 六进制计数器模块仿真波形154.3.3 六进制计数器模块仿真结果分析154.4 数字秒表顶层模块仿真164.4.1 数字秒表顶层模块程序164.4.2 数字秒表顶层模块仿真波形174.4.3 数字秒表顶层模块仿真结果分析18第5章 展望与结论19致 谢20参考文献21附 录2225第1章 绪论数字秒表是日常生活中比较常见的电子产品，其设计也是EDA技术中最基本的设计实验之一。当今社会是数字化的社会,是数字集成电路广泛应用的社会。数字集成电路本身在不断进行更新换代,随着微电子技术的发展,设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师更愿意自己设计专业集成电路(ASIC)芯片,而且希望设计周期尽可能短,最好在实验室里就能设计出合适的ASIC芯片并且立即投入实际应用之中，因而出现了现场可编程器件（FPLD）。现场可编程门阵列（FPGA）即属其中应用最广泛的一种。超高速硬件描述语言VHDL，是对数字系统进行抽象的行为与功能描述到具体的内部线路结构描述，利用EDA工具可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可大大降低设计成本，缩短设计周期。本文介绍的数字秒表，利用基于VHDL的EDA设计工具，采用大规模可编程逻辑器件FPGA，通过设计芯片来实现系统功能。给出了顶层电路图,和各模块的设计.通过编辑、编译和器件编程,经测试验证,达到了预期的设计要求,显示结果准确无误。1.1 课题的研究背景在科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。他们对时间精确度达到了几纳秒级别。秒表作为日常生活中,特别是体育运动中应用的特别广泛,所以精确且方便使用的秒表就被越来越多的人所选择.本秒表计时器用于体育竞赛及各种要求有较精确时的各领域，以往常利用中小规模集成电路实现，但一般体积大，使用携带不方便。利用VHDL在FPGA或CPLD上实现1/100秒计时控制器，能充分发挥VHDL与可编程器件灵活、高效，集成度高的特点，基于VHDL实现1/100秒计时控制器具有重要的实际意义此计时器是用一块专用的芯片，用VHDL语言描述的。它具有开关、时钟和显示功能,其体积小，携带方便。1.2 课题的研究目的本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。1.3 主要工作条件EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言HDL完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。目前EDA主要辅助进行三个方面的设计工作：IC设计、电子电路设计和PCB设计。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的；反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。1.4 硬件描述语言VHDL1.4.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。1.4.2 VHDL语言的特点VHDL的程序结构特点是将一项工程设计，关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较：在设计中，如果采用原理图输入的设计方式是比较直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样比较符合人们的习惯。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。(1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。(2) VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。(3) VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4) 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。(5) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。1.4.3 VHDL的设计流程它主要包括以下几个步骤：(1) 文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件(2) 功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）(3) 时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 通常以上过程可以都在PLD/FPGA厂家提供的开发工具。(4) 器件编程第2章 设计思想与方案论证实现数字秒表的方法有多种，可以用单片机作为控制芯片，也可以用FPGA作为控制芯片。本章说明了采用EDA技术用VHDL语言实现硬件电路，用FPGA作为控制芯片实现数字秒表的方案。2.1 设计思想基于FPGA的数字秒表的设计其设计思路为：通过分频器将晶振所提供的信号分频成0.01S脉冲作为计时信号，经十进制与六进制计数器累加计数。使用按键开关可实现开始/结束计时操作以及复位清零操作的操作。2.2 设计要求(秒表的功能描述) （1）要求设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。（2）要求设置启/停开关。当按下启/停开关后，将启动秒表并开始计时，当再按一下启/停开关时，将终止秒表的计时操作。（3）要求计时精确度大于0.01秒。要求设计的计时器能够显示秒（2位）、0.1秒（1位），0.01秒的时间。（4）要求秒表的最长计时时间为秒表计时长度为59.99秒.第3章 系统设计整个系统设计是采用自顶向下分析，自底向上设计。将数字秒表系统的整体分解为各个模块电路。本章详细介绍了数字秒表系统的各个模块的设计，并对各个模块的每一个部分进行了分析，在第五章对系统模型进行了访真与程序调试。各模块之间的每一个坏节都是深思熟虑而成，各自完成相应的功能并组成一个统一的整体。3.1 顶层电路设计数字秒表设计整体运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法。在顶层设计中，要对内部各功能块的连接关系和对外的接口关系进行描述，而功能块实际的逻辑功能和具体的实现形式则由下一层模块来描述1。图3.1 QUARTUS II顶层电路图根据图所示的数字秒表系统顶层电路图, 按照自顶向下的设计思路, 编写各个模块的源程序, 最后再对各个模块进行组合, 编写顶层描述的源程序。3. 2 数字秒表的设计原理各个输入/输出端口的作用如下：（1） CLK为外部时钟信号（2） CLR为复位信号（3） ENA为启动/停止开关，用于开始/结束计时操作（4） COUT为输出信号内部模块说明：（1） 分频器模块（2） 十进制计数器模块（3） 六进制计数器模块3.3 分频器模块在基于EDA技术的数字电路系统设计中，分频电路应用十分广泛。常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号经过适当处理后，产生一个或数个频率较低的数字输出信号。本设计需要一个计时范围为0.01s59.99秒的秒表，首先需要获得一个比较精确的计时基准信号，这里时周期为1/100 s的计时脉冲，采用一个时钟信号源3MHZ经3万倍分频后获得一个精确的100HZ的脉冲来作为计数器的时钟信号NEWCLK。图3.2 分频器模块图3.4 十进制计数模块十进制计数器的作用：当输入100HZ的时钟信号时，每个脉冲相当于是0.01秒，经过一个十进制计数器输出便相当于是0.1秒，经过两个十进制计数器输出则为1秒，经过三个输出为10秒，这样便完成了有0.01秒到10秒的转变。图3.3 十进制计数器模块图3.5 六进制计数器模块六进制计数器的作用：当输出为10秒时，经过一个六进制计数器，便可转化为1分钟，在经过一个十进制计数器输出就是10分钟，最后经过一个六进制计数器最终便会转化为1小时。图3.4 六进制计数器模块图第4章 系统仿真 系统设计完成后需要对其编译仿真，观看仿真波形图来判断设计的是否可以实现期望功能，FPGA的仿真分功能仿真和时序仿真1。功能仿真是指在一个设计中在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。布局布线以前的仿真都称作功能仿真，它包括综合前仿真（Pre-Synthesis Simulation）和综合后仿真（Post-Synthesis Simulation）。综合前仿真主要针对基于原理框图的设计;综合后仿真既适合原理图设计,也适合基于HDL语言的设计，功能仿真没有考虑进布线延时等情况，波形不存在毛刺。时序仿真也叫后仿真，时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有，时序仿真波形会有毛刺现象。在本次设计中我们利用的EDA工具是ALTERA公司的QUARTUS对源程序进行编译、选配、优化、逻辑综合，自动地把VHDL描述转变成器件图，并进而完成电路分析、纠错、验证、自动布局布线、仿真等各种测试工作。在仿真过程中我分别对分频器模块、六进制计数器、十进制计数器、数字秒表顶层模块进行波形仿真，结果符合设计要求。4.1 分频器模块仿真4.1.1 分频器模块程序clkgen.vhd LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT(CLK:IN STD_LOGIC; -定义3MHZ脉冲输入端 NEWCLK:OUT STD_LOGIC); -定义100HZ脉冲输出端END CLKGEN;ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:INTEGER RANGE 0 TO 10#29999#; -暂存输入脉冲个数 BEGIN U1:PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF CNTER=10#29999# THEN CNTER=0; -判断输入脉冲个数是否为30000 ELSE CNTER=CNTER+1; END IF; END IF; END PROCESS U1; U2:PROCESS(CNTER) -计数溢出信号控制 BEGIN IF CNTER=10#29999# THEN NEWCLK=1 -3MHZ信号变为100HZ信号 ELSE NEWCLK=0; END IF; END PROCESS U2;END ART;4.1.2 分频器模块仿真波形图4.1 分频器电路模块时序仿真波形4.1.3 分频器模块仿真结果分析在结构体的说明语句中，定义了一个频率脉冲计数信号（CNTER），该信号的类型为整数型，计数范围为029999。在结构体的功能描述语句中，用两个进程（U1和U2）来完成3MHZ转化成100HZ的频率描述。在U1中每次检测到一上升沿输入脉冲时，先通过IF语句检测输入信号是否为上升沿，若是上升沿，再使IF语句判断当前计数值（CNTER）是否等于29999，如果相等，则将CNTER置零，为输出下一个100HZ的频率做准备，否则将CNTER加1。U2中判断CNTER是否等于29999，如果相等，将NEWCLK输出为高电平，否则输出为低电平。由仿真波形图可知此模块能正确完成分频功能2。4.2 十进制计数器模块仿真4.2.1 十进制计数器模块程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END CNT10;ARCHITECTURE ART OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN U1:PROCESS(CLK,CLR,ENA)BEGINIF CLR=1 THEN CQI=0000;ELSIF CLKEVENT AND CLK=1 THEN IF ENA=1 THENIF CQI=1001 THEN CQI=0000; ELSE CQI=CQI+1;END IF; END IF;END IF; END PROCESS U1; U2:PROCESS(CQI) BEGINIF CQI=0000 THEN CARRY_OUT=1;ELSE CARRY_OUT=0;END IF; END PROCESS U2; CQ=CQI;END ART;4.2.2十进制计数器模块仿真波形图4.2 十进制计数器仿真波形4.2.3 十进制计数器模块仿真结果分析由于CQ的方向定义为OUT，在结构体中不能对输入脉冲进行加1计数，因此在结构体说明语句中定义了一个频率脉冲计数信号（CQI），通过CQI来进行加1控制。在结构体的功能描述语句中，使用2个进程（U1和U2）来完成十进制计数器的功能描述。在U1中，先判断清零信号(CLR)是否有效，若有效时，将CQI清零，否则检测输入脉冲。每次检测到一个上升沿输入脉冲时，同过IF语句检测输入信号是否为上升沿，再判断是否允许计数（即ENA是否有效），若ENA无效，则暂停计数，否则在使用IF语句判断当前计数值(CQI)是否等于“1001”（即整数9），如果相等，则将CQI清零，否则CQI加1。在U2中判断CQI是否等于“1001”，如果相等，产生溢出信号（CARRY_OUT=1）,否则CARRY_OUT输出为低电平(CARRY_OUT=0)。由仿真波形图可知此模块能正确完成十进制计数功能2。4.3 六进制计数器模块仿真4.3.1 六进制计数器模块程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN U1:PROCESS(CLK,CLR,ENA)BEGIN IF CLR=1 THEN CQI=0000;ELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENIF CQI=0101 THEN CQI=0000;ELSE CQI=CQI+1;END IF;END IF;END IF; END PROCESS U1; U2:PROCESS(CQI) BEGINIF CQI=0000 THEN CARRY_OUT=1;ELSE CARRY_OUT=0;END IF; END PROCESS U2; CQ=CQI;END ART;4.3.2 六进制计数器模块仿真波形图4.3 六进制计时器仿真波形4.3.3 六进制计数器模块仿真结果分析在结构体的功能描述语句中，使用2个进程（U1和U2）来完成六进制计数器的功能描述。在U1中，先判断清零信号(CLR)是否有效，若有效时，将CQI清零，否则检测输入脉冲。每次检测到一个上升沿输入脉冲时，同过IF语句检测输入信号是否为上升沿，再判断是否允许计数（即ENA是否有效），若ENA无效，则暂停计数，否则在使用IF语句判断当前计数值(CQI)是否等于“0101”，（即整数5），如果相等，则将CQI清零，否则CQI加1。在U2中判断CQI是否等于“0101”，如果相等，产生溢出信号（CARRY_OUT=1）,否则CARRY_OUT输出为低电平(CARRY_OUTCLK,NEWCLK=NEWCLK); U1:CNT10 PORT MAP(CLK=NEWCLK,CLR=CLR,ENA=ENA,CQ=DOUT(3 DOWNTO 0),CARRY_OUT=CARRY1); U2:CNT10 PORT MAP(CLK=CARRY1,CLR=CLR,ENA=ENA,CQ=DOUT(7 DOWNTO 4),CARRY_OUT=CARRY2); U3:CNT10 PORT MAP(CLK=CARRY2,CLR=CLR,ENA=ENA,CQ=DOUT(11 DOWNTO 8),CARRY_OUT=CARRY3); U4:CNT6 PORT MAP(CLK=CARRY3,CLR=CLR,ENA=ENA,CQ=DOUT(15 DOWNTO 12),CARRY_OUT=CARRY4); U5:CNT10 PORT MAP(CLK=CARRY4,CLR=CLR,ENA=ENA,CQ=DOUT(19 DOWNTO 16),CARRY_OUT=CARRY5); U6:CNT6 PORT MAP(CLK=CARRY5,CLR=CLR,ENA=ENA,CQ=DOUT(23 DOWNTO 20);END ART;4.4.2 数字秒表顶层模块仿真波形图4.4 数字秒表顶层模块仿真波形4.4.3 数字秒表顶层模块仿真结果分析该数字秒表能精确反映计数时间，且具有复位和计时功能，其输入脉冲为3MHZ，最大计时范围是1小时，精度为0.01秒，秒表的度量单位有0.01秒，0.1秒，1秒，1分等档位并且各个度量单位可以进位。上图为开始计数前3秒输出波形图，可知此数字秒表功能正确2。第5章 展望与结论 本文利用 Quartus II做为开发工具，设计了一款基于 FPGA 的数字式秒表，整个秒表系统的时钟信号源由实验板上的3MHZ的时钟信号经分频而得的100HZ的时钟信号。在设计电路时，遵循从上到下的设计原则。首先从系统设计入手，在顶层进行功能划分和结构设，顶层模块中的每个次层模块均可完成一个较为独立的功能，次模块在调试成功后可生成一个默认符号，以供上一层模块调用，当各个所需的模块全部调试仿真成功完毕，便将他们组装成一个更复杂的电路，也就是顶层电路，放在一起再进行调试仿真。经过几十年的发展FPGA已由当初的1200门发展成为今天的百万门级。通过不断更新优化产品架构和生产工艺,实现了更多的逻辑单元、更高的性能、更低的单位成本和功耗，可构建从小型到大型的几乎所有数字电路系统。目前在无线通信基础设施、汽车电子、智能视频监控、工业自动化控制和航空航天等嵌入式应用领域，市场的需求是以更低成本、更低功耗、更小尺寸处理日益复杂的功能。这些市场需求正推动着FPGA、CPU、DSP等不同技术走向融合。DSP是数字信号处理的简称，处理数据的能力强，比如音频视频信号处理，FPGA做逻辑设计与时序约束比较多，二者当前的优缺点十分明显，现在音视频处理，移动通信或者整个通信行业等大量信号处理的工程项目中，流行的解决方案都是FPGA+DSP，FPGA做逻辑控制，DSP做浮点算法，如果算法不是很占资源的，也有直接用FPGA来做的，两大FPGA厂商最近都推出了带DSP平台的FPGA产品，以后FPGA与DSP的界限将越来越模糊，会慢慢的合二为一。致 谢这次课程设计可以圆满的完成，要感谢学校对我的栽培，感谢张东阳与毕明雪老师对我的指导，以及同学们的帮助。论文终于脱稿付印了，此刻的我思绪万千，心情久久不能平静。课程设计是大学最重要的任务之一，是将所学知识综合运用，设计一个独立的与实践紧密联系的系统。我的设计课题是 “基于VHDL的数字秒表设计”。在设计过程中，两位老师多次认真讲解设计的要求及注意事项，并就设计中的具体问题提出了很好的建议和意见。我愿借此机会向两位老师表示衷心的感谢！也向学校以及同学表示衷心的感谢！ 路漫漫其修远兮，吾将上下而求索。我愿在未来的学习和研究过程中，以更加丰厚的成果来答谢曾经关心、帮助和支持过我的所有老师、同学和朋友。感谢他们对我的关心、关注和支持！同窗之谊和手足之情，我将终生难忘！师生之情，血浓于水的感情将陪伴我度过一生，这将是我进步的阶梯。参考文献1潘松，黄继业.EDA技术与VHDLM.北京：清华大学出版社，2012.2陈中平，高金定等.基于Quartus II的FPGA/CPLD设计与实践M.北京：电子工业出版社，2010附 录数字秒表顶层模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY miaobiao ISPORT(CLR:IN STD_LOGIC; CLK:IN STD_LOGIC; ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0);END miaobiao;ARCHITECTURE ART OF miaobiao ISCOMPONENT CLKGENPORT(CLK:IN STD_LOGIC; NEWCLK:OUT STD_LOGIC);END COMPONENT;COMPONENT CNT10PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END COMPONENT;COMPONENT CNT6PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT:OUT STD_LOGIC);END COMPONENT;SIGNAL NEWCLK:STD_LOGIC; SIGNAL CARRY1:STD_LOGIC; SIGNAL CARRY2:STD_LOGIC; SIGNAL CARRY3:STD_LOGIC; SIGNAL CARRY4:STD_LOGIC; SIGNAL CARRY5:STD_LOGIC; BEGIN U0:CLKGEN PORT MAP(CLK=CLK,NEWCLK=NEWCLK); U1:CNT10 PORT MAP(CLK=NEWCLK,CLR=CLR,ENA=ENA,CQ=DOUT(3 DOWNTO 0),CARRY_OUT=CARRY1); U2:CNT10 PORT MAP(CLK=CARRY1,CLR=CLR,ENA=ENA,CQ=DOUT(7 DOWNTO 4),CARRY_OUT=CARRY2); U3:CNT10 PORT MAP(CLK=CARRY2,CLR=CLR,ENA=ENA,CQ=DOUT(11 DOWNTO 8),CARRY_OUT=CARRY3); U4:CNT6 PORT MAP(CLK=CARRY3,CLR=CLR,ENA=ENA,CQ=DOUT(15 DOWNTO 12),CARRY_OUT=CARRY4); U5:CNT10 PORT MAP(CLK=CARRY4,CLR=CLR,ENA=ENA,CQ=DOUT(19 DOWNTO 16),CARRY_OUT=CARRY5); U6:CNT6 PORT MAP(CLK=CARRY5,CLR=CLR,ENA=ENA,CQ=DOUT(23 DOWNTO 20);END ART;分频器模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT(CLK:IN STD_LOGIC; NEWCLK:OUT STD_LOGIC);END CLKGEN;ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:INTEGER RANGE 0 TO 10#29999#; BEGIN U1:PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN IF CNTER=