（信息与通信工程专业论文）基于扩展相容性扫描树的响应压缩器设计.pdf

硕士学位论文 摘要 随着集成电路的集成度、规模以及复杂度呈现出几何级数的增长，测试所需 的费用越来越昂贵。这些都给电路测试带来了极大难度，同时也出现了很多新的 问题。一些传统的测试方法已经不能满足人们对系统可靠性的要求。要解决这些 问题，迫切需要采用一些新的测试理论和技术。全扫描测试是一种最有效和流行 的可测性设计技术。全扫描测试技术将时序电路的测试产生问题转化为组合电路 的测试产生问题，降低了测试生成的复杂度，并提高了故障覆盖率。但是，测试 应用时间、测试数据量和测试功耗都大大增加。 全扫描测试技术的测试应用时间依赖于最长的扫描链长度。扫描树技术被提 出用来减少测试激励数据量和测试应用时间。该测试结构降低了最长的扫描链长 度( 即扫描树的层数或高度) ，从而降低了测试激励数据量和测试应用时间。扩展 相容性扫描树技术通过添加逻辑非和异或来扩展扫描单元的相容性，进一步降低 了最长扫描链的长度，显著地减少了测试应用时间、测试激励数据量以及测试功 耗，但扫描输出个数增加，测试响应数据量变大。 针对扩展相容性扫描树技术中的缺点，本研究在异或网络的基础上，设计了 一种适用于扩展相容性扫描树结构的测试响应压缩器。该压缩器仅由异或网络构 成。本设计利用了扩展相容性的优点以及被测电路的内部信息，在不降低故障覆 盖率的情况下，有效地解决了错误位扩散带来的问题及用较低的硬件代价减少了 扫描输出的个数。 全扫描测试技术中，在进行扫描移位时过多的跳变导致功耗比电路正常运行 状态下高很多。因此，阻塞部分扫描链时钟的技术被提出来以降低测试功耗。此 技术中，在扫描测试的任意时刻( 包括扫描移位周期和捕获周期) ，仅有一个子扫 描链活跃，电路的平均功耗，总功耗和峰值功耗都显著降低。但是，这种方法会 使得测试应用时间增加。 为了解决上述方法中的缺陷，本研究提出了一种改进的低功耗低费用测试方 案和基于此方案的测试生成方法。实验结果表明，此方案及基于此方案的测试生 成方法能有效地降低平均功耗、峰值功耗和测试应用时间。 关键词o 全扫描设计：扩展相容性扫描树：测试响应压缩器：扫描链阻塞技术： 测试产生 i l 基于扩展相容性扫描树的响应压缩器设计 a b s t r a c t w i t ht h es c a l e ， c o m p l e x i t ) r a n dd e n s i t yo fi n t e g r a t e dc i r c u i tg r o w i n gi n g e o m e t r i cp r o g r e s s i o n ；t h et e s to fa ni cb e c o m e sm o r ea n dm o r ed i f f i c u l 够l o t so f p r o b l e m so c c u r r e d f o ri n s t a n c e ，t h et r a d i t i o nt e s t i n gm e t h o d sc a nn o ta s s u r et h e r e l i a b i l i t yo fas y s t e ma n ym o r e t h e r ei sa nu r g e n tn e e do fs o m en e wt h e o “e sa n d t e c h n i q u e st os o l v et h e s ep r o b l e m s t h e r e f o r e ，s o m ed e s i g nf o rt e s t a b i l i 锣( d f t ) t e c h n i q u e sw e r ep r o p o s e d f u l ls c a nt e s t i n g ，o n eo ft h em o s te f & c t i v ea n dp o p u l a u r d e s i g nf o rt e s tt e c h n i q u e s ，t r a n s f o r m st h et e s tg e n e r a t i o np r o b l e mo fs e q u e n c ec i r c u i t s i n t ot h a to fc o m b i n a t i o nc i r c u i t s f u l ls c a nd e s i g nr e d u c e st h ec o m p l e x i 够o ft e s t g e n e r a t i o na i l di n c r e a s e st h ef a u l tc o v e r a g e h o w e v e r ，i ti n c r e a s et e s ta p p l i c a t i o nt i m e ， t e s ts t i m u l id a t av o l u m ea n dt e s tp o w e rs i g n i f i c a n t l y t h et e s ta p p l i c a t i o nt i m eo ff u l ls c a nd e s i g nd e p e n d s0 nt h el e n 舒ho ft h el o n g e s t s c a nc h a i n s o m es c 锄仃e et e c h n i q u e sw e r ep r o p o s e dt or e d u c et e s ts t i m u l id a t a v o l u m ea n dt e s ta p p l i c a t i o nt i m eb yr e d u c i n gt h el e n 寸ho ft h el o n g e s ts c a nc h a i n e x t e n d e dc o m p a t i b i l i t i e ss c 锄t r e et e c h n i q u eu s e sn o ta n dx o rf u n c t i o n st oe x t e n d t h ec o m p a t i b i l i t i e so fs c 锄c e l l s ，w h i c hr e d u c e st h el e n 昏ho ft h el o n g e s ts c a nc h a i n e f n c i e n t l y h o w e v e r ，t h en u m b e ro fi t ss c 锄o u t p u t si n c r e a s e s ，w h i c hm a k e st h et e s t r e s p o n s ed a t av o l u m eh u g e t oo v e r c o m et h es h o r t c o m i n g so ft h ee x t e n d e dc o m p a t i b 订i t i e ss c 觚t r e et e c h n i q u e ， t h i st h e s i sp r o p o s e sat e s tf e s p o n s ec o m p a c t o rf o re x t e n d e dc o m p a t i b i l i t i e ss c 锄t r e e t h ep r o p o s e dc o m p a c t o ro n l yc o m p r i s e sa nx o rn e t 、v o r k t a k i n gt h ea d v a n t a g e so f e x t e n d e dc o m p a t i b i l i t i e s 觚ds t m c t u r ei n f o r m a t i o no ft h ec o m b i n a t i o n a lp a no fa c i r c u i tu n d e rt e s t ，t h ec o m p a c t o rc 狮s o l v et h ep r o b l e mb r o u g h tb yt h ee 1 1 r o rd i f f u s i o n e f f b c t i v e l y m e a n 、h i l e ，t h ep r o p o s e dt e c h n i q u er e d u c e st h en u m b e ro fs c a no u t p u t s 、) l r i t hl e s sh a r d w a r ek e e p i n gh i g hf a u l tc o v e r a g e d u r i n gt h eo p e r a t i o no fs c a ns h i f t i n g ， t o om a n yt r a n s i t i o n sl e a dt h ep o w e r d i s s i p a t i o nm u c hh 追h e rt h 锄t h a to f t h ec i r c u i ta tn o r m a lo p e r a t i o n s c a nc h a i nd i s a b l e t e c h n i q u eh a sp r o p o s e dt or e d u c et e s tp o w e r i nt h i st e c h n i q u e ，a tat i m ei nt h es c 锄 t e s t i n g ( i n c l u d i n gb o t hs c 加s h i f t i n ga l l dc a p t u r ec y c l e s ) ，o n l yo n es c a i lc h a i ni sa c t i v e t h ea v e r a g e ，p e a k 锄dt o t a lt e s tp o w e ri sr e d u c e ds i 驴i f i c 锄t l y h o w e v e r ，i nt h i s m e t h o d ，t h et e s ta p p l i c a t i o nt i m em 追h tb el o n g ， t oo v e r c o m et h ed r a w b a c k so ft h em e t h o da b o v e ，t h i st h e s i sp r o p o s e sa nl o w l l l 硕士学位论文 p o w e r 锄dl o wc o s ts c a nt e s ts c h e m ea n dat e s tg e n e r a t i o nm e t h o db a s e do nt h i s s c h e m e t h ee x p e r i m e n tr e s u l t sd e m o n s t r a t et h a to u rp r o p o s e ds c h e m ea n dt e s t g e n e r a t i o nm e t h o dc a n r e d u c et h ea v e r a g ep o w e r ，p e a kp o w e ra n dt e s ta p p l ic a t i o nt i m e e f f e c t i v e l y k e yw o r d s ：f u l ls c a nt e s t i n g ；e x t e n d e dc o m p a t i b i l i t i e ss c a nt r e e ；7 i e s tr e s p o n s e c o m p a c t o r ；s c a nc h a i nd i s a b l e ；t 奄s tg e n e r a t i o n i v 基于扩展相容性扫描树的响应压缩器设计 附表索引 表3 3 1 逻辑值编码1 9 表3 - 3 2 门逻辑值计算2 0 表4 1 基于扩展相容性扫描树的响应压缩压缩器实验结果3 6 表4 2 硬件代价3 7 表5 1 本文方法产生的测试向量集4 4 表5 2 测试应用时间对比4 5 i x 基于扩展相容性扫描树的响应压缩器设计 插图索引 1 1 故障模拟基本过程4 1 2 扫描测试基本原理5 1 3b i s t 原理图6 1 4 边界扫描设计结构图7 2 1 伊利诺伊扫描测试结构1 l 2 2 多扫描链测试结构1 l 2 3 扫描树及其测试向量集，1 3 2 4 扩展相容性扫描树结构1 4 3 1 测试压缩基本结构1 6 3 2 异或网络结构及变换矩阵1 7 3 3 卷积压缩器示意图1 8 3 4c h i y u n 压缩器示意图1 9 3 5 故障类别2 1 3 6 故障注入2 l 3 7 门信号线逻辑值模拟2 2 3 8p r o o f s 算法2 2 3 9 时序电路示意图2 3 3 1 0 单事件故障和多事件故障2 4 3 1 l 故障映射2 5 3 1 2 静态故障排序2 6 4 1 扩展相容性扫描树结构示意图2 7 4 2 测试响应压缩器设计2 9 4 3 组合电路3 0 4 4 输入锥与输出锥一3 0 4 5 测试响应压缩器3 1 4 6 测试响应压缩器3 2 4 7 压缩器设计算法流程3 4 4 8 仿真流程3 5 5 1 一种低功耗测试方案3 9 5 2 改进的低功耗测试方案4 0 5 3 测试向量产生流程4 2 i 图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图图 硕士学位论文 图5 4 利用f a n 算法进行测试产生流程4 3 i i 湖南大学 学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取 得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其 他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个 人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果 由本人承担。 作者签名：亏毒濞 日期：2 口口7 年么月7 日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学 校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查 阅和借阅。本人授权湖南大学可以将本学位论文的全部或部分内容编入有关 数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位 论文。 本学位论文属于 l 、保密口，在年解密后适用本授权书。 2 、不保密回。 ( 请在以上相应方框内打“ ) 作者签名：亏森、多 别帷绦翊卟 日期：加口7 年月f 日 日期： 哆年b 月1 日 硕士学位论文 1 1 引言 第l 章绪论 当前，超大规模集成电路( v e r yl a r g es c a l ei n t e g r a t i o n ，简称v l s i ) 已经广泛 应用于人们日常生活的各个领域。但是，不管是其中的元件、还是电路内部的信 号线，由于制造工艺的限制，使用寿命以及工作条件等的影响，缺陷和故障的产 生是不可避免的。因此，v l s i 的测试，对于厂商及其用户都是至关重要的【l 】。 随着集成电路的集成度、规模以及复杂度呈现出几何级数的增长，进行测试所需 要的费用也越来越昂贵，这些都给电路测试带来了极大难度，同时也出现了很多 新的问题，一些传统的测试方法已经不能满足人们对系统可靠性的要求。要解决 这些问题，迫切需要采用一些新的测试理论和技术。 过去，集成电路设计人员根据需要完成的功能设计电路，而测试人员根据已 经设计或研制完毕的电路制定测试的方案。然后，使用自动测试设备( a u t o m a t i c t e s te q u i p m e n t ，简称a t e ) 对被测芯片施加测试向量，捕获芯片的输出结果并 与预期的正确结果进行比较，以判断芯片中是否存在故障。这种方式中集成电路 设计人员与测试人员没有沟通，使得测试人员需要花很大力气去制定测试方案， 并且在测试中大部分的工作都是用a t e 完成，使得测试受到很大的限制。随着电 路复杂度的提高和晶体管尺寸的日益减小，特别是制造工艺进入深亚微米以及电 路规模进入超高集成度的发展阶段，这一传统的做法已越来越不适应实际生产的 要求。因而，人们提出了可测试性设计( d e s i g nf o rt e s t a b i l i t y ，简称d f t ) ，即 集成电路设计人员在设计电路实现特定功能的同时，应该考虑到测试的要求，所 设计的电路是否可测以及测试是否方便。近十多年来，关于d f t 的研究已经取得 了不少成果，d f t 也给测试领域开拓了一条切实可行的途径，引起了各方面的关 注。但是目前各种d f t 方法在不同程度上均存在着局限性和实际应用上的困难， 因此继续深入研究硬件开销少、故障检测覆盖率高的设计方法仍然是数字系统设 计领域中一个十分重要的课题。 d f t 技术本质上是一种提高电路可控制性和可观测性的设计技术。全扫描设 计作为目前最重要的d f t 方法之一，其主要思想是通过在触发器之间添加一些逻 辑( 如多路选择器等) ，并在电路中添加测试模式，使得全部的触发器都具有全 可控制性和全可观测性。当电路处于测试模式时，所有的触发器在功能上形成一 条或者多条扫描链。各个扫描链通过扫描移位，可以将所有的触发器设置成任意 期望的逻辑值。全扫描电路的测试应用时问与电路中最长扫描链的长度成正比。 基于扩展相容性扫描树的响应压缩器设计 全扫描设计彻底地降低了测试生成的复杂性，但是一般来说，它会增加电路的硬 件开销；而且对于规模较大的电路，全扫描设计的测试应用时间一般会很长，长 时问占用十分昂贵的a t e 将导致测试费用非常高，降低测试费用是当务之急的研 究任务之一。另一方面，由于数字系统在测试模式下的功耗通常要比在工作模式 下的功耗高很多，以至于i c 在测试时可能会被损坏，如何降低i c 的测试功耗已经 成为当前研究的一个热点。 本课题正是在此背景下提出的。 1 2 数字电路测试的概念及方法 数字集成电路在设计和制造以及运行过程中，需要进行测试，以检验其是否 符合设计的要求以及是否能够正常工作。对数字系统来说，一般主要是测试其功 能、时序和逻辑关系是否正确。 如果仅仅是测试一个电路是否存在故障，则称之为故障检测；如果不仅要检 查电路中是否存在故障，而且要定位故障点，则称之为故障诊断。一般来说，故 障检测和故障诊断统称为测试。 1 2 1 功能测试和结构测试 根据测试对象的不同，可以把测试分为功能测试和结构测试两大类。 功能测试针对电路实现的功能进行测试，往往需要大量的测试数据和测试应 用时间，例如对一个有个输入的电路，它的完全的功能测试需要2 个测试向 量，即需要进行2 州次测试，当增大时，2 以指数级的速度急剧增加。由于大 多数现代集成电路的规模都非常大，因此使用功能测试会使得测试成本非常高。 但是，对一个复杂的功能，如果不使用功能测试，其测试效果难以衡量。虽然功 能测试如此困难，但是功能测试在设计验证时非常必要。由于设计验证不是本文 关注的内容，所以本文将不再讨论功能测试。 硬件测试( 也指制造测试) 的目的是发现由制造缺陷造成的故障或错误。早 在1 9 5 9 年，e l d r e d 就提出了数字电路测试应当通过数字系统的原始输出观测其 内部信号的状态【2 j 。由于这类测试基于电路的结构( 门的类型、内部互联、网表 等) ，因此又称为结构测试。结构测试的最大优点之一是允许我们开发各种测试 产生算法自动地对电路产生测试向量，这些算法的核心就是故障模型。 1 2 2 故障及故障模型 一个逻辑元件或者电路，由于某种原因而导致其不能完成应有的逻辑功能， 则称这个逻辑元件或者电路已经失效( f a i l u r e ) 。而故障( f a u l t ) 是指一个逻辑 元件或者电路物理上的缺陷，它有可能使得这个元件或者电路失效。但是并不是 有故障就一定引起失效。 2 硕士学位论文 故障可以用故障的性质、故障值、故障的范围以及故障的持续时间等特征来 描述。故障可以是瞬时故障、永久故障或周期性故障。一旦发生故障，将导致系 统的状态出错，这些错误将可能引发系统失效。 故障处理主要有四种方法：故障预测、故障避免、故障消除、容错。故障预 测是利用数学模型和实验分析发生故障后所产生的后果。故障避免和故障消除通 过严格的规范和验证技术来实现，尽可能地避免发生故障。容错采用了各种冗余 系统来减少或者消除发生故障所带来的影响。 为了研究故障对电路或系统的影响，诊断出故障所在的位置，有必要对故障 进行分类，并构造最典型的故障，这个过程叫故障的模型化。用来代表一类故障 的典型故障称为模型化故障。目前常见的故障有固定型故障，桥接故障，开路故 障，时延故障等。 固定型故障( s t u c k - a tf a u l t s ) 模型主要反映电路或系统中某根信号线( 如门的 输入线、连接导线等) 上的不可控性，即该信号线在系统运行过程中永远固定在 某一个值上。在数字系统中，如果某一根线( 或某一个点) 固定在逻辑高电平上， 则称之为固定l 故障( s t u c k a t 1 ) ；如果某一根线( 或某一个点) 固定在逻辑低电 平上，则称之为固定0 故障( s t u c k - a t o ) 。根据电路中固定型故障的数目，可分为 单固定型故障( 即电路中只存在一个固定型故障) 和多固定型故障( 电路中存在 二个或二个以上的固定型故障) 。 固定故障模型中最常用的是单固定型故障。单固定故障模型在实际应用中非 常普遍，对于固定故障的测试生成和故障模拟技术也日趋完善。 本文中的故障均指的是单固定型故障。 1 2 3 故障模拟及故障覆盖率 在自动测试向量产生( a u t o m a t i ct e s tp a t t e mg e n e r a t i o n ，简称a t p g ) 过程 中，每产生一个测试向量，都要搜索该测试向量所能检测的故障，这个过程称为 故障模拟。故障模拟器必须将电路中给定的目标故障根据输入的测试激励分为可 测故障和不可测故障。故障模拟的基本过程如图1 1 所示，模块c ( ) 是无故障电 路，模块c ( ，1 ) 到模块c ( 加) 是分别带有永久性故障一到 的电路。相同的测试向 量被施加到这些模块上，故障电路的输出与无故障电路的输出通过比较器进行比 较，进而得到测试向量可以检测哪些故障，或者哪些故障被测试向量检测。为了 降低故障模拟的计算量，提高故障模拟的运算速度，研究人员在长期的研究中， 开发了串行故障模拟器、并行故障模拟器、推演故障模拟器以及并发故障模拟器。 基于扩展相容性扫描树的响应压缩器设计 l 测试向髓卜叫c ( ) 卜 一叩) lj 玉圈 一叩) l广函两 叫啪) l = 几网 图1 1 故障模拟基本过程i 3 l 通过对一个测试向量集进行故障模拟，可以得到电路中已被检测出的故障数 目以及未被检测的故障数目。一个测试向量集能够检测出的故障数占所有故障总 数的比率就是我们所说的故障覆盖率。 例如，通过测试生成得到一组测试向量，使用其对被测电路( c i r c u i tu n d e r t e s t ，简称c u t ) 进行测试。若电路中所有的故障一共为玎个，而这组向量能够 测试出其中的聊个，则这组向量对该c u t 的故障覆盖率为所玎。 1 3 可测试性设计的研究概况 可测试性大纲1 4 j 将可测试性( t e s t a b i l i t y ) 定义为：为保障产品能及时准确地 确定其状态( 可工作、不可工作、性能下降) ，隔离其内部故障的设计特性。以 提高可测试性为目的进行的设计被称为可测试性设计( d e s i g nf o rt e s t a b i l i t y ，简 称d f t ) 。 可测试性是测试信息获取难易程度的表征。一个产品的可测试性包括两个方 面的含义：一方面，是能通过外部控制激活产品状态( 通常为故障状态) 的特性， 即可控性；另一方面，能通过控制将激活的故障状态传送到可观测端口的特性， 即可观测性。而可测性就是可控性和可观测性难易程度的综合表征。 可测性设计要解决的问题是如何通过改善设计变难测或不可测故障为易测 或可测的故障。可测试性是设备本身的种设计特性。同可靠性( r e i i a b i l i t y ) 一样， 可测试性也是设备本身所固有的一种设计特性。产品旦生产出，就具备了一定 的可测试性。可测试性可以通过可控性、可观测性指标度量。要改善产品的可测 试性指标，必须在产品设计阶段就进行良好的可测试性设计。 目前比较成熟的d f t 技术主要有扫描测试、内建自测试( b u i l di ns e l ft e s t ， 简称b i s t 【6 1 ) 、边界扫描测试等。 1 3 1 扫描测试 对于时序电路，采用a t p g 方法不但成本高，而且不能达到较高的故障覆盖 率，其主要的困难是输入状态和输出状态不能分别直接控制和观测。 时序电路可以模型化为一个组合逻辑和一组记忆器件( 触发器、锁存器等) 两个部分1 7j ，如图1 2 ( a ) 所示。扫描设计将这些记忆元件改造为扫描触发器( s c a n 4 硕士学位论文 f l i p - f l o p ，也称扫描单元) ，同时对电路增加一个测试模式，并且当电路处于此 模式时，将所有的扫描触发器连接成为扫描链( 相当于可以移位的寄存器) ，扫 描链的输入在芯片引脚可控，其输出在引脚可观测，从而达到对记忆元件的取值 进行控制和观测的目的。如图1 2 ( b ) 中虚线所示，在测试模式下( t c ) ，测试激励 从a t e 上通过扫描输入端( s c a n i n ) 串行移位到扫描链中相应的扫描单元中，然 后电路进入正常功能，接着捕获电路状态值，捕获到的电路状态值称为测试响应， 再通过扫描输出端串行地观测测试响应，从而控制和观测电路内部的状态。 ( 砷( b ) 图1 2 扫描测试基本原理 根据电路中的触发器是否全部被改造成扫描触发器，可以将扫描设计分为 “全扫描设计 和“部分扫描设计”。全扫描设计将复杂的时序电路测试问题转 化为较易处理的组合电路测试问题，不仅大大地降低了测试向量生成的复杂度， 也提高了故障覆盖率。但是，传统的全扫描结构具有串行移位时间太长、触发器 跳变多等缺点【8 】。针对这些问题，研究者们提出了一系列的改进结构，这些内容 将在第二章作进一步的探讨。 1 3 2b i s t 随着集成电路规模和工作频率的增长，a t e 的测试能力，例如通道数、存 储深度、测试频率等，与c u t 需求之间的差距越来越大【8 1 。b i st 【7 1 技术将测试 向量产生器和测试响应分析器嵌入到c u t 内部，减少了测试对a t e 的依赖，降 低了测试费用，并且能够提供全速测试。 b i s t 的基本结构包含三部分，如图1 3 所示。首先是测试向量产生器，它 用来为被测电路产生测试向量。b i s t 设计中测试向量产生器有确定型、随机型 和混合型3 种类型。混合型b i s t 由于具有测试覆盖率高等优点，引起了学术界 和工业界的广泛重视。混合型b i s t 大多数利用线性反馈移位寄存器( l i n e a r f e e d b a c ks h i rr e g i s t e r ，简称l - f s r ) 或者细胞自动机( c e i l u a ra u t o m a t a ，简称 c a ) 产生随机测试向量来覆盖大部分的故障，然后采用确定型的测试向量来测 试余下的难测故障。混合型方法中的确定性测试向量产生方法有很多，如基于编 5 基于扩展相容性扫撒树的响应压缩器设计 码压缩的方法【9 1 、基于位选定的方法【1 0 】和基于重播种的方法 1 1 ，1 2 】等。其次是测 试响应分析器，用来分析捕获的测试响应，以此来判断电路的好坏。常见的测试 响应分析技术有多输入签名寄存器( m u l t i p l ei n p u ts i g n a t u r er e g i s t e r ，简称m i s r ) 和跳变计数器。最后是测试控制器，控制电路在正常模式和测试模式的状态切换。 在b i s t 电路中，测试电路就在芯片上，而不再需要外部的测试设备，并且 b i s t 电路能在电路的正常时钟频率下运行。但是自测试功能的增加需要给芯片 添加额外的硬件，硅片面积增加，同时也就增加了生产芯片的成本。电路硬件的 增加同时会增加电路通路的延迟，即会使电路正常运行的速度降低。 再者，b i s t 电路中的设计错误比扫描测试电路中的设计错误更加难发现。 这是由于b i s t 电路不能从外控制和部观测它的内部信号，而扫描测试电路则具 备了这种功能。 图1 3b i s t 原理图 1 3 3 边界扫描测试 边界扫描的目的是支持在电路板级对芯片或板上逻辑进行测试、复位和系统 调试。边界扫描通过在芯片的每个i o 引脚处增加扫描寄存器，并将它们串联在 一起，形成一个专用的扫描路径，从而对芯片的引脚进行直接控制和观测。边界 扫描的关键思想是把电路板上每个芯片的可测试性设计电路进行合并，通过扫描 链提供对输入和输出引脚的直接访问。 图1 4 是i e e e1 1 4 9 1 【bj 边界扫描设计的结构示意图。i e e e1 1 4 9 1 标准为板 上芯片或逻辑的测试制定了一种通用的边界扫描测试结构及其测试访问端口规 范。边界扫描测试逻辑主要包括测试访问端口( t e s ta c c e s sp o n ，简称t a p ) 、t a p 控制器、指令寄存器、旁路寄存器、器件标识寄存器，以及由边界扫描单元 ( b o u n d a 叫一s c a nc e l l ，简称b c s ) 组成的边界扫描链等。 测试访问端口的信号线有：测试数据输入( t e s t d a t ai n ，简称t d i ) 、测试数 据输出( t e s t d a t ao u t ，简称t d o ) 、测试模式选择( t e s t m o d es e l e c t ，简称t m s ) 、 测试时钟( t e s tc l o c k ，简称t c k ) 、测试复位( t e s tr e s t ，简称t r s t ) 。 t a p 控制器是个能够识别边界扫描通信协议和通过内部信号控制边界扫 描硬件的有限状态机，该状态机有1 6 个状态。因此边界扫描链可以按照需要被 配置成以下工作模式：正常采样、正常扫描、正常预装载、测试捕获、测试 6 硕士学位论文 扫描等。 图1 4 边界扫描设计结构图0 1 3 i 1 4 本研究的目的与意义 电路测试面临着测试费用及测试功耗太高的问题。在测试执行的过程中，测 试应用时间是指从测试向量的施加，到捕获测试响应，然后分析测试响应的时间。 在扫描设计中，测试应用时间正比于最长扫描链的长度。测试执行过程中a t e 的费用包括存储测试数据所需要的存储空间及测试需要的通道数( 或引脚数) ，它 们都是非常昂贵的。再者，在测试过程中，c u t 中的各个节点都在频繁跳变。 在c m o s 电路中，测试功耗正比于电路的时钟频率和开关跳变【1 4 】，过多的跳变 导致测试功耗比电路正常运行状态下高很多，过高的功耗会降低电路的可靠性， 甚至烧毁电路【l 川。 近来，扫描树技术【l 缸2 l 】被提出用来减少测试应用时间和测试功耗。在这些 技术中，扫描单元被构造成树形结构。当进行扫描移位时，测试数据通过根扫描 单元扫描进入扫描树中的每个节点中( 一个节点对应一个扫描单元) 。处于扫描 树同一层的扫描单元具有相同的测试数据。因此，为了保持故障覆盖率，处于扫 描树同一层中的扫描单元必须对所有的测试向量相容。相对于单扫描链结构，扫 描树技术减少了电路中最长链的长度。因此，该技术降低了测试数据量和测试应 用时间，然而，扫描输出的个数大大增加。文献 2 2 】扩展了文献 16 】中相容性的 概念，并且提出了扩展棚容性扫描树结构。这种方法能够有效地降低扫描树中最 7 基于扩展相容性扫椭树的响应压缩器设计 长的扫描链的长度、测试应用时间和测试功耗。但是，该方法进一步增加了更多 扫描输出以及测试响应数据量。在测试响应捕获之后的扫描移位过程中，扫描树 中的内部节点所捕获的值会同时扩散到多个输出。这使得在测试响应压缩过程中 会很容易发生错误抵消现象，增加了响应压缩器的设计难度。 由于扩展相容性扫描树结构在取得上述好处的同时也带来了扫描输出众多 及测试响应数据量大的缺点，本研究通过设计一个针对扩展相容性扫描树的响应 压缩器【2 引，在不丢失测试响应信息的同时对扫描输出进行压缩。本研究设计的 基于扩展相容性扫描树的响应压缩器能够在不降低故障覆盖率的情况下，大量的 减少扫描输出个数及测试响应数据量，从而达到降低测试费用的目的。 文献【2 4 - 2 8 】使用阻塞部分扫描链时钟的技术来降低测试功耗。w h e t s e l 【“】， s a x e n a 【j 和b o n h o m m e 【2 6 j 提出了三种低功耗测试方案。在这些方案中，扫描链 被分成 r 个子扫描链，其中为整数且 1 。在扫描移位时，仅有一个子扫描 链的时钟没有被阻塞，因此降低了平均功耗。b h a t t a c h a r y a 【”】提出了双重扫描树 结构。在这个结构里，扫描单元被排成两颗叶子重合的k 级二叉树。在扫描移 位时，仅有在同一个扫描路径上的扫描单元活跃，降低了c u t 的平均测试功耗。 但是这些技术在捕获测试响应时，所有的扫描链都活跃，峰值功耗没有明显降低。 文献 2 8 】提出了一种新的方案，在这个方案里，在扫描测试的任意时刻( 包括扫 描移位周期和捕获周期) ，仅有一个子扫描链活跃，电路的平均功耗，总功耗和 峰值功耗都显著降低。但是，这种方法会增加测试应用时问。 为了克服文献【2 8 】中方案的缺点，本研究提出了一种改进的低功耗低费用测 试方案和基于此方案的测试生成方法，有效地降低了平均功耗、峰值功耗和测试 应用时间。 1 5 本文主要工作与组织结构 本文展开的研究受到了国家自然科学基金项目“低功耗限制下v l s i 电路 的低费用确定性测试研究”( n o 6 0 6 7 3 0 8 5 ) 和“由被测电路自己产生测试向量 的内建自测试技术研究”( n o 6 0 7 7 3 2 0 7 ) 的资助，主要工作有： ( 1 ) 提出一种新的基于扩展相容性扫描树结构的响应压缩器。该压缩器仅由 x o r 网络构成，能够减少扩展相容性扫描树响应输出个数及降低测试响应数据 量。而且，通过利用扩展相容性扫描树的特性及电路内部信息，该压缩器能够以 较小的硬件代价有效地解决错误位扩散所带来的问题。实验结果表明了该测试响 应压缩器的适用性，对于i s c a s 8 9 标准电路，最多比以前的方法少增加2 0 2 3 的硬件代价，将输出端数目最高压缩到原来l 7 7 ，且没有降低故障覆盖率。 ( 2 ) 提出一种改进的低功耗低费用测试方案及基于此测试方案的测试生成方 法。在此方案中，在测试的任意时刻，仅有一条扫描链活跃。对比之前的方案， 硕士学位论文 本方案的结构更简单，且减少了大量的外部引脚。因此，本方案在保持原方案中 降低平均功耗和峰值功耗基础上，同时可以减少外部引脚数，降低测试费用。基 于此测试方案的测试生成方法有效地降低了测试向量的个数，进而降低了测试应 用时间和测试数据量。实验结果表明，对比同类算法，对于i s c a s 8 9 标准电路， 测试向量的个数最多降低到原始方法产生的测试向量个数的l 9 。 全文共分五章，各部分内容安排如下： 第一章绪论，概述数字电路测试的基本概念与技术以及本文所做的工作。第 二章介绍全扫描测试，包括多扫描链，扫描树技术及扩展相容性扫描树结构。第 三章介绍测试数据压缩的基本理论及故障模拟器的基本原理，压缩器部分主要叙 述了几种以异或网络为基础的测试响应压缩器，而故障模拟器部分则描述了 p r o o f s 及h o p e 。第四章介绍基于扩展相容性扫描树的响应压缩器设计方法， 同时通过实验结果，说明了该压缩器的适用性和有效性及硬件开销小。第五章， 基于扫描链阻塞技术的低费用测试生成方法，提出了一种低功耗低费用测试方案 和基于此方案的测试生成算法，同时通过实验结果表明该方法在降低测试费用方 面的有效性。 9 基于扩展相容性扫椭树的响应压缩器设计 2 1 引言 第2 章全扫描测试 全扫描设计是最重要的可测试性设计方法之一，其主要思想是通过在触发器 之间添加逻辑，并对电路添加测试模式，使全部触发器都具有全可控性和全可观 测性。全扫描测试设计将时序电路的测试产生问题转化为组合电路的测试产生问 题，降低了时序电路测试向量产生的复杂性，并提高了故障覆盖率。但是全扫描 测试技术存在以下的缺点： ( 1 ) 测试应用时间长。在测试模式下，所有触发器在功能上形成一个或多个 扫描链，因此，全扫描电路的测试应用时间与电路中最长的扫描链长度 成正比。 ( 2 ) 测试数据量大。每个扫描单元都需要相应的测试值，并且会产生响应的 测试响应值。 ( 3 ) 测试功耗高。在扫描移位过程中会产生大量的跳变而引起很高的功率消 耗。 研究人员针对全扫描测试技术存在的缺点，提出了一系列降低测试费用和测 试功耗的技术。本章将对这些技术进行简述。 2 2 伊利诺伊扫描测试结构 伊利诺伊扫描测试结构【2 9 j 是由美国伊利诺伊大学研究人员提出的一种共享 扫描输入的测试结构。图2 1 是伊利诺伊扫描测试结构的示意图。 伊利诺伊扫描结构将扫描单元划分成几个子扫描链，同时使得电路具有两种 测试模式，并行扫描模式和串行扫描模式。在并行扫描模式下，所有的子扫描链 同时装入同样的测试数据，减少了测试数据量和测试应用时间。由于并行扫描模 式下的a t p g 是受限的，产生的测试向量很难覆盖全部的故障。为了弥补这部分 故障覆盖率的损失，可以通过串行扫描模式将那些难测故障的测试向量扫描移位 到扫描链中。文献【3 0 】在伊利诺伊扫描测试结构的基础上，提出了两种不同的扫 描单元划分方法，降低了串行扫描移位的测试向量数，从而进一步的减少测试应 用时间和测试数据量。 l o 硕士学位论文 串行扫描 矧擂栅创 妇擀钵，堆瞎一t 、 l 1扫捆斑【莨及- l ，广， 一扫描链( 长度= l ) 卜_ m i 扫描输出 l s 叫扫描链( 长度= l ) 卜- r 一扫描链( 长度= l ) 卜_ 并行扫描 图2 1 伊利诺伊扫描测试结构 2 3 多扫描链测试结构 多扫描链测试结构的基本思想是“1 t o ，即将电路内部的扫描单元划分成 多个子扫描链，然后通过一个或者几个外部扫描输入控制这些内部子扫描链。图 2 2 是多扫描链测试结构示意图。 扫描输入 ，上 解码器 上j l 上上上上 _ _ _ _ _ _ -_ 二二二二二 _ _ _ _ _ _ _ _ _ 二 二二二二 二 _ _ _- _ _ _ 二 丁t丁t丁丁 l 测试响应压缩器 图2 2 多扫描链测试结构 对于多扫描链测试结构，广播逻辑或解码逻辑是研究的重点之一。解码器将 外部扫描输入的逻辑值映射到相应扫描单元中。文献【3 l 】中的方法通过重配置开 关用较少的外部输入控制大量的内部扫描链来测试整个电路，有效地减少了测试 数据量和测试应用时间。v i