（信息与通信工程专业论文）数字信号处理器md16验证研究.pdf

浙江大学硕士毕业论文 1 1 引言 绪论 随着集成电路设计和工艺技术、信号处理技术的发展，数字信号处理器( d i g i t a l s i g n a lp r o c e s s o r d s p ) 取得了巨大的发展，数字信号处理技术已经在通讯，多媒体，信 息家电等各个领域得到了极为广泛的应用同时数字集成电路规模也越来越大。到目前 为止，它的增长基本上遵循m o o r e 定律，以每1 8 个月翻一番的速度持续地增长随着 亚微米、深亚微米技术的不断发展，设计技术豹也不断提高，使碍电路规模和集成度的 不断增大这样数字信号处理器的电路规模和集成度也越来越大、苍片特征线宽越来越 小、验证测试越来越困难。 虽然d s p 处理器的电路规模不断增大的同时，引脚数目也在不断增多，但是其引 脚与芯片的规模比却在不断减少。另一方面随着芯片封装技术的提高，也使传统针床测 试方法变得不现实i l 】同时；市场对d s p 处理器的开发周期要求也越来越短没有合理 的仿真验证策略和相应的测试平台。处理器功能的正确性和性能的稳定性就得不到保 证所以。对于整个d s p 处理器芯片的验证测试，可测性设计方法、测试资源如引脚 如何合理安捧和使用，采用何种验证测试平台等等，对于保证被测d s p 处理器功能的 正确性、性能的稳定性和上市进程至关重要 本章首先综述d s p 处理器的发展简史和应用领域，随后介绍d s p 的结构特点和发 展趋势然后概述本文的重点d s p 处理器的可测性设计方法和测试平台的设计最后 介绍了本文课题的研究意义，并给出了本文的主要贡献和其他章节的内容安捧 1 2d s p 处理器的发展简史和应用领域 数字信号处理器( d s p 处理器) 是指利用专用或通用的数字信号处理芯片，以数字 运算的方法对信号进行处理。它具有处理速度快，灵活。精确，抗干扰能力强，体积小 等优点它的诞生是由于人们在军事，航空航天领域等领域存在着大量以数字计算方法 对信号进行处理的需要。所以于1 9 7 8 年诞生了第一块d s p t ”那时的d s p 系统由分立 原件组成1 9 8 2 年，美国t e x a s i n s t r u m e n t s 推出了第一代d s p i ”，它是采用哈佛结构的 t m s 3 2 0 1 0 ，将指令和数据存储空间分开，各自具有地址和数据总线。t m s 3 2 0 1 0 的出 现，奠定了现代d s p 处理器的基础。第一代d s p 主要应用于语音合成和编码器中1 9 8 7 年问世的m o t o r o l a d s p 5 6 0 0 1 1 4 1 代表第二代d s p 结构走向成熟。它具有了现代d s p 的大 部分数据处理功能：器件内部采用流水线，有乘累加单元，支持零开销循环，可以进行 窗口寻址第二代d s p 的存储容量和运算速度都得到了成倍的提高，成为语音处理、 浙江大学硕士毕业论文 图像硬件处理技术的基础同一时期的d s p 还有a t & t 的d s p l 6 a ，a n a l o gd e v i c e s 的 a d s p - 2 1 0 0 等随着应用领域的不断扩大，从8 0 年代后期开始d s p 进入了一个快速发 展时期第三代d s p 的典型代表是1 9 9 5 年m o t o r o l a 的d s p 5 6 3 0 1 【j 和t i 的 t m s 3 2 0 c 5 4 1 t 习这代d s p 处理器除了满足实时处理的要求外，处理能力更加强大，每 个周期执行一条指令。有一个乘累加单元，一个算术逻辑单元以及其他执行单元，工作 频率达到2 0 5 0 m l i z 。而且更注重低功耗、低成本，高集成度的要求。第三代d s p 处 理器相应的软件开发环境也更加成熟。1 9 9 7 - 至今，d s p 技术发展到了第四代，指令并 行性进一步提高，有的采用了v l i w 结构其代表是t i 的t m s 3 2 0 c 6 2 0 1 1 6 从d s p 诞生到现在短短的二十几年时间，d s p 处理器已经在数字信号处理、通信、 雷达、医疗器械和机器人模式识别等领域得到了广泛的应用近年来，d s p 处理器的应 用渗透到了更多的领域 网络应用 在网络应用中，对于网络终端接入设备如5 6 k b p s m o d e m 和a d s l 宽带网，d s p 处 理器得到广泛应用其中基于d s p 处理器支持的a d s l 宽带网，其传输速率已经达到 可以接收动态图像能力a d s l m o d e m 不仅可以使更多的用户上以太网，而且使以前需 1 0 分钟下载的文件变得只需短短的5 秒钟同时。对于网络路由器来说，大量高性能 d s p 处理器的应用，使得网路的传发更加快捷，更方便新的以太网标准( i p v 6 ) 的实施。从 而促进以太网的进一步发展 数字通信终端 基于g s m 、c d m a 等全数字无线通信网的数字通信终端是d s p 处理器最为重要的 应用领域。而下一代通信系统如2 5 g 、3 g 要为用户提供无线宽带接入和语音、视频、 数据的融合，为获得多媒体效果，如短消息、视频会议和3 d 交互式游戏等终端供应 商不仅要满足基带信号处理的要求，还必须满足无线系统的多媒体功能由于d s p 具 有强大的计算能力，使得数字移动终端机器可以在实现实时通话之外，附带更多的多媒 体应用功能如数字照相，游戏以及彩信等，这些应用的不断发展不但使得数字通信终端 重新崛起，也对d s p 处理器设计提出更多的要求，从而促进了d s p 技术的大发展。由 于采用支持实时操作系统和各种更加友好的开发工具的d s p 处理器，数字通信终端的 更新换代变得更为容易，只需在统一的硬件平台基础上，通过软件的不断升级而生产出 各式各样的新款手机 汽车电子市场 汽车电子是继家电、通信、计算机、消费电子之外的又一大应用领域，伴随着国民 经济的增长和人民生活水平的提高，人们对汽车的需求日渐强烈。汽车工业的发展必然 带动汽车电子的发展因为汽车电子产品费用对于整车占有不小的比例在国外，汽车 电子产品约占整车费用的3 0 ，我国目前一般占整车费用的1 5 - - 2 0 ，但这个比例还 将不断提高，因此这方面大有可为汽车电子装置主要包括车上娱乐装置、远程信息处 2 浙江大学硕士毕业论文 理装置和自动控制装置等，这些都离不开d s p 处理器的参与 消费类电子产品 伴随着数字信号处理技术和c m o s 生产工艺的大发展，消费类电子产品越来越得 到普及更新也越来越快而d s p 是实现消费类电子产品功能的关键器件由于d s p 的 广泛应用，多媒体设备如音频设备c d 播放器和m p 3 播放器的更新换代周期变得非常 短暂，如视频设备图象处理产品如v c d 、d v d 已经形成一系列的成熟的产业群。另外， 支持更新的音视频标准( 如a a c ，m p e g - 4 h 2 6 4 ) 的解码设备的研究和开发也取得相当 大的进展，应用的不断发胀，同时也促进d s p 芯片设计技术的新发展对于i p 网络电 话领域，如应用于v o i p 网关产品，拨号连接到v o l p 网关的可以是m o d e m 、传真或者话 音，所以处理这些呼叫都需要d s p 进行快速切换操作层面又如日益普及的数码摄录 设备( d c 和d v ) ，都需要采用d s p 芯片进行如静态图象0 p e o 标准) 和动态图象( i v p e g 标准) 的处理，同时随着成像象素和颜色渲染的要求日益提高，对d s p 芯片设计也提出 了更多的要求 1 3d s p 的结构特点和发展趋势 d s p 处理器诞生二十多年来，在这过程中虽然它吸收了并行处理、r i s c 等技术，从 专用逐渐走向通用但是和传统的诸如i n t e lp e n t i u m 或m o t o r o l ap o w e r p c 的通用处 理器仍有所的区别d s p 处理器的结构和指令是专门针对信号处理而设计和开发的，它 具有以下特点： d s p 处理器一般使用哈佛结构或者改进的哈佛结构在哈佛结构中，有两个存储空 间：程序存储空间和数据存储空间。处理器内核通过两套总线与这些存储空间相连， 允许对存储器同时进行两访问，这种安捧使处理器的带宽加倍在哈佛结构中有 时通过增加第二个数据存储空间和总线来实现更大的存储带宽改进的哈佛结构主 要是在数据总线和程序总线之间进行局部的交叉连接这一改进允许数据存放在程 序存储器中，并被算术运算指令直接使用，增强了芯片的灵活性只要调度好两个 独立的总线就可使处理能力达到最高，以实现全速运行改进的哈佛结构还可使指 令存储在高速缓存器中。省去了从存储器中读取指令的时问，大大提高了运行速度 通过采用这种结果，d s p 处理器可以同时存取数据和指令，从而极大的提高了数 据吞吐量 乘加流水线为核心的数据通路许多信号处理算法，可以分解为乘加( m a c ) 运算。 因而，m a c 运算的效率就很重要。以乘加流水线为中心的数据通路，是d s p 运算部 件的一个主要特点 指令系统的多级流水线采用多级流水线操作方式，把每条指令通过片内多个功能 单元分解成取指、译码、取操作数以及执行等多个步骤完成，可以大大提高系统的 执行效率。 3 浙江大学硕士毕业论文 片内片外两级存储体系片内存储器的特点是速度快。可以多个存储器快并行访问， 但是从芯片的成本，功耗等方面考虑其容量不能太大片外存储器的容量可以做到 很大，通过d m a 传输方式可以方便的进行片内外数据交换，d s p 处理器的这个特 点适合于数字信号处理的大数据量处理要求。鉴于d s p 处理器对程序的访问和数据 使用的规律性，使用片上存储器比使用片上缓存更加经济，而且能够节省用于管理 片上缓存的硬件开销。两级存储体系基于d s p 处理器的应用特点，兼顾了性能和成 本 特殊的d s p 指令使用特殊的指令，对于信号处理领域中的一些特殊算法，可以采 用专门的硬件实现，这样可以极大提高处理器的效率 零消耗循环控制d s p 算法的共同特征在于大部分处理时间花在执行包含在相对小 循环内的少量指令因此，大部分d s p 处理器具有零消耗循环控制的专门硬件 特殊寻址模式d s p 经常包含有专门的地址产生器，具有在单周期内操作的多个硬 件地址产生器。它能产生信号处理算法需要的特殊寻址，如循环寻址和位翻转寻址 循环寻址对应于流水f i r 滤波算法，位翻转寻址对应于f f t 算法 具有丰富的外设d s p 通常具有d 姒，串口，p l l ，定时器等外设快速的中断处理 和硬件i o 支持 目前d s p 处理器的技术发展主要有下面的一些趋势： 系统级集成化 对于特定的终端应用，系统芯片s o c ( s y s t e mo nc h i p ) 可以兼顾体积、功耗和 成本等诸多因素，因而逐渐成为芯片设计的主流经常采用的方案是将强调控制能 力r i s c 和强调计算能力d s p 集成在一起。它们大多采用d s p + r i s c 的双核结构 如应用在网络传输中的d s p + r i s c 的双核结构，d s p 可以满足网络传输中的核心算 法，r i s c 可以实现网络传输的控制功能同时，越来越多的专用接口以及协处理 器被集成到芯片中，用户只需添加极少的外部芯片，即可构成一个完整的应用系统。 各d s p 厂商纷纷采用新工艺，改进d s p 芯核，并将几个d s p 芯核、r i s c 芯核、 专用处理单元、外围电路单元、存储单元统统集成在一个芯片上成为s o c 。以1 1 公司为例。其推出的面向第3 代无线通信终端的o m a p l 5 1 0 1 7 1 芯片，其内核由一个 d s p ( t m s 3 2 0 c 5 5 x ) 核和一个r i s c 核( a r m 9 2 5 t ) 共同构成等，还有其他公司 也推出了类似的芯片。如面向数码相机的d m 2 7 0 芯片，面向专业音频设备的d a 6 1 0 芯片，面向媒体处理的d m 6 4 2 芯片等等，都是s o c 的典型例子。 控制和计算功能融合化 长期以来，d s p 一直强调信号处理能力，因为采用数据流和程序运行都是可预 测的，因此这种处理器结构设计是为了面向计算密集型的应用，而对控制密集型支 持得不够。控制密集型的应用多要求处理器有丰富的位操作功能，快速的实时响应 能力快速的数据传输能力。现代的r i s c 、d s p 处理器结构设计中将充分考虑计算密 4 集型和控制密集型两方面的应用需要。在保证计算处理能力优先的前提下，通过快 速的现场切换、多执行部件并行执行等方式，加强控制类操作的处理能力另外 对于d s p 系统，为更好的支持控制管理控能，在原有的直接面向存储器的处理器 结构基础上，开始提供可选择配置的c a c h e 和s r a m 存储器结构。 指令并行化 指令的并行化是提高处理器系统运算性能和效率的重要手段，这一点在高端通 用处理器中得到充分应用对于早期的d s p ，其通过指令集中某些复合指令支持在 单个指令周期中对多个操作指令进行译码，可以实现算术运算和数据传递的同步并 发执行，即是通过开发指令并行性来提高处理器的性能和效率，但是这样同时也增加 了指令译码的复杂度和数据冲突潜在可能性，进而限制d s p 的最高允许工作频率和 降低d s p 的执行效率因此某些现代d s p 体系结构设计采用基于单操作指令的多 发射结构，这些多发射结构可以分为超标量处理和v l i w 两种结构 v l i w 结构和超标量结构的运行机制截然不同，其中v l i w 结构每个时钟周期 发出固定数量指令，使用指令组合方式把许多条指令连在一起，从而构成一个超长 指令字，以支持多功能并行执行，增加运算速度，但其它对并发执行中各条指令的 组合有严格限制v l i w 将应用程序的并行化和相关性检测工作交给编译器去完成， 其硬件流水线并不支持各种相关性检测和流水线互锁机制从而删除了处理器内部 许多复杂的控制电路。因此v l i w 还需要智能化的编译软件配合以安排这些指令的 执行但是v l i w 的缺点是：硬件单元的利用率铰低，并且由于硬件指令调度的开 销被转嫁到软件上，大大增加了软件开发工具设计的困难度。代码功能密度( c o d e d e n s i t y ) 低，另外程序和数据空间的访问带宽也剧增加，同样不利于低功耗设计 对于d s p 领域应用，如1 1 公司的t m s 3 2 0c 6 0 0 0 系列d s p 采用的就是v l i w 结构。 超标量技术是一种通过并发( 并行) 执行多条标量指令来提高处理器性能的计 算机实现技术超标量体系结构采用硬件完成指令调度，但是随着发射数增加，数 据、控制等潜在的冲突也急剧增加，实现复杂度随着规模的增加呈指数增加另外， 由于应用程序的随机性，超标量中发射带宽及功能单元的资源利用率起伏很大同 时，另一个潜在的问题是对某些实时系统的适用性问题由于超标量处理器只有在 运行时刻才能确定应用程序执行的时闯，而不是在编译时就可以确定，因此为实现 某些复杂的实时系统必须留有很大的性能裕量，这样不仅浪费了系统的部分系能， 而且额外增加了系统成本当然采用超标量技术设计的处理器好处是应用程序只需 要重定位编译之后，就可以直接使用而v l i w 结构必须对其进行重编译，因此超 标量处理器更方便应用程序的移植，同时对相应软件开发工具的要求较低。日前采 用此类结构的d s p 的典型代表是l $ i 公司的z s p 系列芯片 综合以上两种体系结构比较可以看出，它们都具有各自的优缺点，但是对d s p 处理器体系结构设计而言，它们共同的问题是功耗大大增加，故如何有效降低处理 浙江大学硕士毕业论文 器的功耗成为d s p 处理器体系结构设计一个不可回避的问题，因此现在的很多 d s p 设计并不拘泥于两种体系结构严格的界限，而是设计了很多变种结构，如a d i 公司的t i g e r s h a r c p ! d s p 采用了名为静态超标量技术的v i l w 变种结构 数据并行化 d s p 的运算为数据的运算，所有d s p 各种体系结构的尝试其最终目的就是为了 提高处理数据的效率，实现数据的大规模并行处理能力对于数据的并行化，其可 以采用s i 蛐和m i 肋技术实现例如s i h d 技术将大量重复设置的处理单元按一定 方式互连成阵列，在单一控制部件c u ( c o n t r u lu n i t ) 控制下对各自所分配的不同数 据并行执行同一指令规定的操作，进而完成数据并行化这种技术可以极大地提高 某些向量计算的计算性能。在通信、多媒体信号处理中有广泛的应用 由于s i 如技术可以将全字( 这里假定字长为3 2 位) 操作解裂成更小的单位进行 运算，因此可以支持更小数据宽度( 8 位或1 6 位) ，从而充分利用各种片上资源如 总线和数据通道线采用s i m i ) 技术显然可以提高图象、视频的效率而不引起处理 器体系结构的显著改变。很多d s p 处理器也支持s i i i i d 指令，如l u c e n t d s p l 6 x x x , a d i a d s p - 2 11 6 x 以及t i g e r s h a r c p 等 面向可编译优化的d s p 处理器结构设计 由于大多数传统d s p 采用汇编编程，需要花非常多的时间在应用程序开发上， 编程的效力问题是复杂d s p 应用系统开发的一大难题，而且随着d s p 系统复杂度的 不断增加，使得d s p 编程的难度进一步加大，这种情况将给汇编语言程序员的开发 效率和开发进度带来极大挑战，故高效的编译器支持成为d s p 设计中的一个迫切需 要解决的问题。 对0 s p 编译器的设计应主要基于d s p 处理器结构和应用领域。编译的最终结果 应基于结构、性能、代码密度和功耗等方面做出权衡随着系统开发过程中软件开 发的费用增加。d s p 处理器设计正在经 历重大的转变，现代 的d s p 处理器结构 将会越来越多地面 向编译优化进行设 计d s p 编译器的设 计也会更加注重于 对s i l i d 和m i 船这些 更高数据和指令并 行度的结构进行优 化编译，编译器可能 编译优化方法 d s p 处理器结构设计 指令级架构设计 臣亟回臣巫圈 喀剿p 剁 i 竺竺竺竺竺竺i【：熏主善磊垂垂鹰。l 图1 i 现代d s p 处理嚣设计迭代流程 6 浙江大学硕士毕业论文 成为d s p 系统中最重要的部分对于d s p 处理器设计过程中的三个重要方面：编译 优化方法、指令级构架设计，d s p 处理器结构设计。需要在设计过程中进行全面的 研究，最终的d s p 处理器设计将是这三个方面综合考虑、循环迭代的最优结果，此 流程如图1 1 所示 1 4 可测试性设计技术 芯片测试是通过控制和观察电路中的信号，以确定电路是否正常工作可测试性设 计i ，1 1 】技术的目的就是试图增加电路中信号的可控制性和可观察性，从而有效的、经济 的完成芯片的测试可测试性问题包括故障模型的建立、测试结构、测试矢量生成等。 而设计时必须考虑的可测试性问题主要是溯试结构，即如何在电路中增加测试结构以方 便芯片的测试。因此，下面主要讨论测试结构的设计问题。 芯片的测试问题比较复杂，因为在深亚米芯片的芯片中，芯片内部包含着各种不同 性质的逻辑单元，主要分为三大类：第一类是存储器模块。如指令c a c h e 、数据c a c h e 和片上r a m 模块；第二类是数据通路，如加法器、乘法器，桶形移位器等等，数据通 路模块通常为组合逻辑构成，不具有记忆性，其输出结果直接决定于其输入信号；最后 一类是控制单元，如流水线控制单元等，这类模块通常以有限状态机等方式描述，是复 杂的时序逻辑电路，其内部状态具有记忆性，其状态不仅取决于当前时刻输入，还取决 于以前时刻的输入 对于不同性质的逻辑单元分别采用不同的测试结构对于存储器模块，通常采用内 建自测试技术( b i s t ，b u i l t - i ns e l f t e s t ) 电路对其进行测试，采用这些b i s t 电路能够 快速的对存储器结构进行自测试。对于数据通路电路可以采用扫描技术在电路中添加 扫描单元，通过电路扫描实现结构级测试。对于控制单元，由于其为复杂的时序逻辑电 路，对复杂时序电路，用扫描结构进行测试是很困难的因为时序电路其测试向量必须 是一个长的序列，而且同时需对内部状态初始化。这样导致时序扫描电路的测试向量生 成非常困难因此，对这部分控制电路，我们可以采用功能测试的方法对控制电路进行 测试为了增加功能测试的可测试性必须设计测试电路控制处理器的指令执行过程和 观察处理器指令执行结果，增加可控制性和可观察性。一 1 4 1 内建自测试技术 内建自测试( b i s t ，b u i l t - i n s e l f l e s l ) 是指利用电路的一部分完成电鼹本身的测试功 能由于测试码是在电路内部产生。所以大大简化了测试工作，并且不需要价格昂贵的 测试设备，节省了测试费用b i s t 技术源于激励响应比较的测试机理它对数字电路 的测试过程可以分为两个步骤：首先把测试信号发生器产生的测试序列加到被测电路； 然后由输出响应分析器检查被测电路的输出序列，以确定电路是否存在故障 7 浙江大学硕士毕业论文 b i s t 主要完成测试序列生成和响应分析两个任务，通过分析被测电路的响应输出， 判断被测电路是否有故障。因此对数字电路进行b i s t 测试，需要增加兰个硬件部分t 测试序列生成器，输出响应分析器和测试控制部分目前，b i s t 主要应用于存储器的 测试中，通过b i s t 电路可以很方便的对存储单元的存取功能进行测试 1 4 2 基于扫描技术的结构化测试方法 结构化可测试性技术对电路结构进行总体上的考虑。只增加了用于测试内部逻辑电 路，就可以访问芯片内部的电路结点而且它按照一定的d f t ( d e s i g nf o r t e s t a b i l i t y ，可 测试性设计) 规则进行测试电路设计，具有通用性和自动化程度高的特点 扫描技术是指通过将电路中任一结点的状态移进或移出来进行测试定位的手段，其 特点是测试数据的串行化 通过将系统内的寄存器等时 序元件重新设计，使其具有 可扫描特定，这样测试数据 从芯片端口经由移位寄存器 等组成的数据通路串行移 动，并在数据输出端对数据 进行分析，以此提高电路内 部结点的可控制性和可观察 性，达到测试芯片内部结点 的目的扫描技术又分为全 扫描技术、部分扫描技术和 边界扫描技术。 全扫描技术就是将电路 中的所有触发器用特殊设 计、具有扫描功能的触发器 代替，使其在测试时链接成 圈1 2 n a c 逝界扫插 一个或多个移位寄存器连这样电路在测试时分成可以进行分别测试的纯组合电路和 移位寄存器链。电路中的所有状态可以直接从原始输入到输出端得到控制和观察全扫 描技术可以显著的减少测试生成的复杂度和测试费用，但这是以面积和速度为代价的 部分扫描方法只选择一部分触发器构成移位寄存器链，降低了扫描技术的芯片面积消 耗，减少了测试时间但其对电路的测试是不完全的 边界扫描技术是各i c 制造商支持和遵守的一种扫描技术标准。起先主要用于对印 刷电路板的测试，它提供一个标准的测试接口简化了印刷电路板的焊接质量测试为了 8 浙扛大学硕士毕业论文 支持所有的测试情况- - a s i c 芯片测试、表面封装p c b 板测试、系统诊断等。国际上 计算机、通信及半导体厂家联合成立测试行动组j t a g ( j o i n tt e s ta c t i o ng r o u p ) ，并于 1 9 8 0 年提出标准的边界扫描体系结构其2 0 版测试总线已成为i e e e l l 4 9 1 l i 剐标准 成为标准化测试的明显起点j t a g 测试结构基于边界扫描路径原理，只增加了5 个专 门的测试引脚：测试时钟t c k ，测试模式选择信号t m s 、测试输入t d i 、测试输出t d o 和测试复位信号t r s t ( t r s t 为可选信号) 其测试逻辑主要由测试接入口t a p ( t e s t a c c e s s p o r t ) 和边界扫描链组成其结构如图1 2 所示通过在芯片内部测试点上添加边 界扫描单元，j t a g 协议也可用于s o c 芯片的测试中。同时，通过j t a g 方式，具有j t a g 端口的多个芯片可以连接在一起进行统一的测试 1 4 3 功能点测试技术 功能点测试技术可用于特殊电路和单元的测试，但它不能解决成品电路的测试筛选 问题功能点测试技术是针对一个已定型的电路设计中的测试问题而提出的该技术有 分块，增加测试点、利用总线结构等几种主要方法 分块法采用的技术有机械式分割、跳线和选通门等。机械式分割是将电路一分为= ， 并以此细分下去，这样虽然使得测试生成和故障模拟的工作量减少，但却不利于系统的 集成，费用也大大地增加采用跳线的方法则会引入大量的f o 端口而选通门的方法 需要在设计中引入大量的输入输出端口以及完成选通功能所需的模块 增加测试点是提高电路可测性最直接的方法其基本方法是通过将电路内部难于测 试的结点引出，作为测试结点，如果测试结点用做电路的原始输入，则可以提高该电路 结点的可控性；如果测试点用做电路的原始输出，则可以提高该电路的可观察性该方 法的缺点是由于引脚数的限制，所能引入的测试点数目非常有限。 利用总线结构类似于分块法，它将电路分成若干个功能块，并且与总线相连，可以 通过总线测试各个功能块，改进各功能块的可测试性这种方法的缺点是不能检测总线 自身的故障 功能点测试技术的缺点在于它不能解决成品电路的测试筛选生成问题只能用来辅 助分析调试；另一方面，它需要在电路中每个测试点增加可控的输入端和可观察的输出 端，也因此增加了附加的连线和i o 端口 1 5m d l 6d s p 的可测试性设计方法 由于m d l 6 d s p 处理器的具有可编程性，所以我们对于m d l 6 d s p 处理器的测试可 以由其可测性电路和d s p 处理器的可编程性相结合完成。可编程性测试只有在可测性 电路完成存储器、相关寄存器等基本功能单元验证测试，在其测试正确之后才有意义。 9 渐旺大学硕士毕业论文 对于可测试性电路的设计，我们采用了在m d l 6d s p 内核中增加一种基于标准 j t a g 协议扩展化的在线仿真模块e i c m ( e m b e d e d - l n - c i r c u i tm o d u i e ) 的设计方法，即通 过在i e e e l l 4 9 1 协议的指令寄存器中增加扫描链指令和调试( d e b u g ) 指令，构建各个 扫描链通道等方式实现可测试性电路的设计同时该模块通过串并转换电路把串行的测 试向量转换成并行访问信号，产生被测单元的数据、地址和读写信号对其进行访问，解 决了标准j t a g 协议中基于扫描链测试方法中随着被测信号的增加。被测处理器关键路 径和测试时间也随着增大的缺点 可测试性电路在线仿真模块e i c m 主要实现下面三部分测试： 第一，实现片上存储器测试因为片上存储器是可编程性测试的基础，编写的程序 代码的运行都必须放在片上存储器中运行。所以要保证片上存储器功能完好。对片上存 储器的测试方法是，通过选择存储器扫描链，通过串并转换电路转换，以并行的地址总 线，数据总线和读写控制总线的方式对片上存储器进行测试，实现对d s p 处理器内部 集成的1 6 k ( 2 4 位) 片上程序存储器、1 6 k ( 1 6 位) 片上数据存储器的软b i s t 测试。 采用这种方法。比b i s t ( b u i l d i ns e l f t e s t ) 测试方法更具灵活性，且消耗较少的面积 资源 第= 。实现d s p 处理器初始化的d m a 协处理器单元、d s p 处理器核内部的取址单 元和地址产生逻辑单元功能测试因为这些功能单元控制着d s p 初始化的过程而要 了解这些功能单元是否正常工作，只能通过查看这些功能单元中的状态寄存器、控制寄 存器和结果寄存器中的值是否与正常工作状态下这些寄存器单元中的值一致才能判别 对这些功能单元的测试方法是通过调试模块提供的单步，断点等功能，使处理器核处于 停顿状态，这样通过片上存储器扫描链查看片上存储器中的值，就可以了解d m a 协处 理器、d s p 处理器核内部的取址单元和地址产生逻辑单元是否正常。若发现有异常，则 可以通过寄存器扫描链查看各寄存器中的值，确定哪个功能单元存在问题 第三，实现板级测试功能 通过选择边界扫描链。输入测试向量，然后通过其内测或外测指令完成系统的板级 测试 在可测性电路完成m d l 6d s p 基本验证测试之后，我们利用m d l 6 的可编程性，实 现基本指令集测试、状态机测试和基于应用程序的测试 基本指令集测试 进行基本指令集测试，能够保证d s p 处理器和基本功能模块的正确性在m d l 6 处理器的指令集测试过程中，我们采用基于指令树遍历的自动测试程序发生器产生指令 集测试程序，保证指令集的测试覆盖率，节省大量的重复性工作，尽可能地减少了测试 人员的工作量。 夺 状态机测试 采用流水技术设计的d s p 处理器，其流水线控制状态机以及其它的状态机测试则成 1 0 浙江大学硕士毕业论文 为d s p 处理器验证测试的一个难题。为了测试流水结构的有效性和正确性，我们构建 了一个状态机测试程序发生器这个测试发生器和基本指令集自动测试程序发生器配合 使用，对流水化的d s p 处理器的测试更加可靠，减少流片后测试失败的风险 基于应用程序的测试 经过基于指令树遍历的基本指令集测试和基于状态机转换路径的状态机测试和相 关性测试。被测d s p 处理器的测试工作基本完成但是被溺处理器是否能够达到设计 的预期目标。是否能够完成特定的应用目标，则还需在应用环境中才能评估其性能等指 标我们应用m p 3 的解码来实现d s p 处理器应用程序的测试。 1 6g d l 6 软硬件协同仿真验证 在软硬件协同的设计流程中。功能的设计只是流程的一小部分，验证和测试在整个 流程中占据了越来越重要的作用同时设计复杂度不断提高和越来越短的上市时问 0 i m e - t o m a r k e t ) 压力，对仿真和验证平台也提出了越来越高的要求软硬件协同验证的 目的是为了能在苍片设计交付生产前尽早地测试尽可能多的软硬件功能 软硬件协同验证系统主要由软件平台，硬件平台和测试生成工具等组成如果验证 引擎完全由运行在工作站或p c 机上的工具软件构成，这样的验证成为纯软件验证还 有些验证平台的验证引擎使用专用协处理器来辅助运行。这样的验证成为混合模拟。另 有些验证平台的验证引擎主要由专门的硬件验证器构成硬件验证器验证速度通常可以 达到实际运行速度的1 0 ，验证速度要比混合模拟高2 3 个数量级，但是硬件验证器 的价格也要比混合模拟平台高2 3 个数量级甚至更多纯软件验证虽然验证速度晟 慢，但是其灵活性最好，而且价格也是最低的 根据芯片设计的不同阶段，软硬件协同验证可以分为系统级协同验证、行为级协同 验证、r t l 级协同验证和门级协同验证。系统级协同验证主要用于评估系统的整体性能， 系统级协同验证为了提高验证速度往往侧重于对总体操作进行模拟行为级验证和r t l 级验证的区别主要在于硬件设计是否可综合。门级协同验证可以完整的模拟软硬件实际 运行的过程。但是验证速度会随设计规模的增大而急剧下降典型的软硬件协同验证通 常是直接在模拟的硬件上运行测试程序，即处理器通常与别的硬件是在同一个层次上被 模拟的但是事实上大部分设计中的处理器都是已经单独验证测试过而没有必要在r t l 级或门级对m d l 6 进行验证。而且对于软件工程师来说，他们更习惯于在指令集模拟器 上调试应用软件而不是在硬件验证器上观察信号的波形。因此，在协同验证中有些成熟 的模块如m d l 6 ，往往采用行为级的模型。在验证时，该模型通过验证引擎的专用进程 间通信接口与指令集模拟器( i s s ，i n s t r u c t i o ns e ts i m u l a t o r ) 通信，软件代码在指令集 模拟器中的执行结果会直接反映到验证引擎中模拟硬件上由于采用了进程问通信接 口，协同验证引擎和指令集模拟器可以分布在通过网络连接的不同计算机上 图1 3 习给出了m d l 6 验证测试流程，该验证测试流程具有如下特点： i l 浙江大学硕士毕业论文 验证过程并行进行：验证软环境和硬环境只要得到了各自的输入。便可以开始各自 的验证过程，在时问上可以并行进行 验证过程信息共享；在一个验证平台中发现的问题需要反馈到另一个平台的输入中 去，而另一个平台给出的验证结果同样放映了当前验证平台中输入信息存在问题 例如。在验证软件环境中发现和解决的问题需要反馈到验证硬平台的输入中去，而 在验证硬环境中发现和解决的问题也同样要反馈到验证软环境中去一个验证方法 出现了问题，另一个验证方法不论前面验证过程对错与否，都要重新进行 验证目标相同：验证软硬平台的目标都是m d l 6 ，都是为了发现m d l 6 中存在的问 题，以及可能出现的错误。 验证软，硬平台都是在m d l 6 集成开发环境的支持下进行的。集成开发环境包括编 译器、汇编器、仿真器、调试器等软件开发工具，具有可视化的用户界面和友好的 软件仿真和调试功能 对于m d l 6 不同层次、不同性质的验证过程都是一个不断的“验证一修改一再验证 一再修改”的循环过程正是通过这种多层次验证。才能够发现隐藏在m d l 6 设计中各 个环节中的问题。 圈1 3 多层次软硬件协同仿真验证流程 1 2 、，liiil，j， 、 硬件仿真验证平台 浙江大学硕士毕业论文 1 7 本文研究意义、结构安捧以及创新点 芯片的验证、测试很重要，它存在于集成电路制造的各个阶段，越早的把有故障或缺陷 的芯片检测出来，就越能降低成本这是因为故障芯片每跳过一个阶段的检测，那么下一阶 段将故障检测出来的费用将是上一个阶段的5 l o 倍。同时，对芯片进行快速测试对企业也 是至关重要的但是随着电路规模的不断增大，集成度的不断提高和亚微米，深亚微米技术 的不断发展使得d s p 处理器的验证测试变得越来越困难。在d s p 处理器设计过程中，芯 片可测性技术被越来越广泛的采用，在d s p 处理器增加一些测试电路来降低芯片测试难度， 提高测试的覆盖率、缩短芯片的测试时间、增加芯片测试的可观察性和可控制性，成为解决 d s p 处理器测试的难题的出路之一；同时在d s p 处理器的验证测试过程中，采用软件验证 平台、硬件验证平台或软硬件协同验证平台，对d s p 处理器的验证进程起着决定性作用 所以，一方面要在芯片设计阶段就考虑可测试性设计，另一方面要为测试构建测试平台 本文的主要研究工作围绕浙江大学自主研发的1 6 位定点数字信号处理器- - m d l 6 的验 证测试，针对数字信号处理器的可测性设计和软硬件协同验证测试平台等方面进行了研究和 探讨本文提出井实现了m d l 6 的可测性设计，同时构建了可重配置d s p 软硬件协同验证 测试平台本文主要内容安捧如下： 第二章首先介绍测试验证目标芯片- - m d l 6 处理器的体系结构特色，以及相应的指令集 的特点然后使用可编程的方法实现m d l 6 处理器的验证，采用基本指令集测试来确保处 理器的基本功能正确，即数据通路和各个功能单元是否正确采用基于状态机转换路径模型 产生测试程序，解决了m d l 6 处理器中数据竞争，异常等情况测试的覆盖率 第三章是针对m d l 6d s p 处理器的结构特点，在m d l 6 中增加了一种基于i e e e i l 4 9 1 j t a g 接口协议的d s p 处理器嵌入式电路模块( e r a b e d d e c l - l n - c i r c u i tm o d u l e ，e i c m ) ，从而 实现了m d l 6 可测试性设计由于d s p 的可编程特点，其一部分测试可利用可测性电路来 检测，如系统总线接口、中断、初始化以及片内外存储器访问逻辑等另一部分测试则可利 用d s p 可编程性的特点，采用基于被测处理器的测试系统来测试但是基于d s p 处理器可 编程性的测试方法是建立在d s p 处理器已能初始化、以及存储器外部访闯逻辑等单元正确 的情况下。所以需对d s p 处理器的初始化，片内外存储器访问逻辑等单元进行可测性设计 如采用基于扫描链的方法对被测处理器的寄存器单元进行测试时，需对被测处理器寄存器单 元进行替换井把该单元替换成具有移位级和锁存级组成的寄存器组，同时把这些被测单元 串联形成测试扫描链，这样随着被测单元的增加，关键路经时延和测试时间也随着增大，测 试速度和测试频率降低。而采用i e e e l l 4 9 1j t a g 接1 ：3 协议的e i c m 对被测单元进行测试时， 则通过对被测单元进行编址和w r a p p e r ( 包装) 设计，可以避免进行寄存器的替换。同时解 决了随着被测单元的增加，关键路经对延和测试时闯也随着增大，测试速度和测试频率降低 的问题。 第四章主要介绍可重配置的d s p 协同验证测试平台。软硬件协同验证测试平台由于允许 同时对处理器软硬件进行开发和测试，可以加快芯片的验证测试过程；同时除了对d s p 处 理器进行单元级，结构级和系统级的验证，还能进行原型芯片的测试软平台的验证主要是 1 3 浙江大学硬士毕业论文 指一定的软件工具和环境中进行的不同抽象水平和层次的验证过程，其目的是保证处理器的 功能正确，并符合系统的各项指标要求硬平台的验证测试主要通过基于f p g a 的板级测 试来保证处理器的硬件设计是否达到系统要求软硬件平台的验证测试过程之间通过及时的 沟通与交流保证信息共享。 本文的创新之处在于： 是针对m d l 6d s p 处理器的结构特点，在m d l 6 中增加了一种基于i e e e i l 4 9 1j r a g 接口协议的d s p 处理器在线仿真模块( e m b e d d m j - i n - c i r c u i tm o d u l e ，e l c m ) ，从而实现 了m d l 6 可测试性设计通过增加指令和扫描链，同时通过t a p 模块控制把串行输入 转换成并行输出，采用基于并行访问的方法对d s p 处理器的寄存器文件和片上存储器 单元进行读写操作，减少了扫描时间，且减少了扫描链对关键路径时延的影响 ， 根据d s p 处理器的不同验证和测试要求，提出了一种可重用的软硬件协同验证和测试 平台在可视化开发环境中，采用分层设计的方法对软件平台进行设计，实现了软件平 台的可重用性；采用可配置m 模块和总线结构。实现了硬件平台可配置性和可重用性； 采用嵌入式模拟模块，提供了断点、单步、跟踪等调试手段，实现了实时的验证测试功 能；采用本平台，不仅能够对m d l 6 处理器进行功能单元、结构和系统级的验证，同 时还能进行原型芯片的系统级测试 总之。本文针对m d l 6d s p 处理器验证测试和可铡性设计技术，研究了怎样设计嵌入式 电路模块的方法以及如何搭建验证测试平台的方法。本文并不是要对它们进行面面俱到的讨 论，而是意在这些领域探索出新的思路与途径 浙江大学硕士毕业论文 参考文献 【l 】t a n g 。s ie f ，h u a n gw k ，l o m b a r d ie 。 t e s t i n gi pc o r e sw i t hp s e u d oe x h a u s t i v et e s t 蚪p r o c e e d i n g s o f 4 t h i n t e r n a t i o n a l o 嘶f e 咖o n a s i c ，2 3 - 2 5 0 c t 2 0 0 1 ，l a p ：7 加一7 4 3 【2 】j e y m ，j b i e r , e v o l u t i o no f d s p 0i e e es i 删p r o c e s s i n gm 咖v 0 1 1 7 ，m 啦2 0 0 0 ，p p ：4 3 5 1 【3 】e a l ， p r o g r a m m a b l ed s pa 删t e c t o r e ：p a t t i , 髓ea s s pm a g a z i n e , ( s e ea l s o 正e e s i g n a lp r o c e s s i n gm a g a z i n e ) , v 0 1 5 。b s u e ：4 o c t1 9 8 8 p p ：4 - 1 9 【4 】m o t o r o l ad s p 5 6 0 0 1 2d i g i t a ls i g n a l 孙瓒s s 吣 h t t p j w w w m o t c o j p s p s h t m v l i t l x l f a p r l 4 p d 【5 】d s p 5 6 3 0 1u s e r sm a n u a l l 卸抛w w w 锄u e d u a u o b s e r v i n g d e t l a b c c d l a b c c d c o n t r o l l e r s d s u 2 d o c o m e n t u s e r _ m a n u a l u s e r s