（微电子学与固体电子学专业论文）90nm+nmos器件tddb击穿特性研究.pdf

摘要 摘要 集成电路特征尺寸发展到9 0 r i m 工艺时，撩介矮层的厚度将至2 n m 以下，襁 氧化层仅有几个原子层的厚度。在器件的栅电场强度不断增加情况下，绝缘击穿 对栅介质层的影响越来越弓| 起入们的关注。本文对n m o s f e t 的t d d b 击穿现象 及击穿机理进行了深入的研究，并对n m o s f e t 栅质量评估做了深入探索。 采用恒定电压法，利用h p 4 1 5 6 b 高精度半导体参数分析仪对n m o s 电容施加 不同的恒压应力，对栅氧厚度为1 4 n m ，栅面积分别为：1 0 ( g m ) x l o o a m ) 、 2 0 ( g m ) x 2 0 ( 1 x m ) 、4 0 ( i r t m ) x 4 0 ( 1 a m ) 的9 0 纳米n m o s 器件进行加速老化测试。 重点研究t d d b 的击穿机理，研究表明隧着栅j | 摹的不领减薄，栅氧击穿馥线 也相应发生变化，没有出现饱和现象，而是先发生软击穿，然后发生硬击穿；本 文认为这是由于栅漏电流组成成分发生变化，幽原来的以f n 隧穿电流变为以直接 隧穿电流为主，原有寿命预测模型不再适用，本文提出了一个器l 牛寿命的修形模 型，并按此模型对n m o s 器件寿命进行预测，结果和实际值取得了很好的一致。 对栅氧质量评 鑫也进行了研究探索，对相同结构不同截积的n m o s f e t 电容 采用恒定电压法进行t d d b 应力加速实验，测量栅氧化层击穿电壁q b d 和临界陷 阱密度n b d ，并进行w e i b u l l 统计分析，结果发现栅面积大的m o s 器件击穿电量 q b d 在同样条件下面积较小的m o s 电容q b d 小。通过对比，本文认为用愠界陷阱 密度n b d 比击穿电量q b d 更能精确表征栅氧化层的质量。 关键词：n m o s 器件经时击穿器件寿命缺陷密度 a b s t r a c t a b s t r a c t w i t ht h es c a l i n go fd e v i c es i z ei n t o9 0 r i m ，t h et h i c k n e s so fg a t eh a dr e d u c e dt ol e s s t h a n2 n m ，w h i c hm e a n ss e v e r a ll a y e r so fa t o m a st h ei n c e s s a n ti n c r e a s i n go fe l e c t r i c f i e l di n t e n s i t y , t h ee f f e c to fd i e l e c 试cb r e a k d o w nt oo x i d eg a t eg a i n sm o r ea n dm o r e a t t e n t i o n 。t h ep a p e rs t u d i e st h eb r e a k d o w nm e c h a n i s mo ft d d ba n dg e t sf u r t h e r r e s e a r c ho nt h eq u a l i t ye v a l u a t i o no fo x i d eg a t e 。 t h er e s e a r c ha p p l i e sc o n s t a n tv o l t a g es t r e s st o9 0 n mn m o sd e v i c eb yu s i n g h p 415 6 bh i g hp r e c i s i o ns e m i c o n d u c t o rp a r a m e t e ra n a l y s i se q u i p m e n t t h et h i c k n e s so f o x i d eg a t ei s1 , 4 r i mm a dg a t ea r e ai s1 0 ( 1 t m ) x 1 0 ( g m ) 、2 0 ( p m ) x 2 0 ( g m ) 、4 0 ( g m ) 4 0 ( g i n ) ， t h er e s e a r c ho nt h eb r e a k d o w nm e c h a n i s mo ft d d bs h o w st h a tw i t ht h es c a l i n go f d e v i c es i z ei n t ou l t r ad e e ps u b m i c r o na n dn a n or e g i o nt h eb r e a k d o w nc u r v eo fo x i d e g a t ei sc h a n g i n ga c c o r d i n g l y , t h ed e v i c eg e t ss o f t b r e a k d o w nf i r s t ，t h e ng e t sh a r d b r e a k d o w n t h ep r e d i c t e dl i f e t i m e so ft h eea n d1 em o d e la r ei n c o n s i s t e n tw i t ht h e a c t u a lv a l u e s t h ep a p e rp r e s e n t sam o d i f i e dl i f e t i m ep r e d i c t i o nm o d e lf o r9 0 n m n m o sd e v i c e s t h ep r e d i c t i o no ft h el i f e t i m eb a s e do nt h em o d i f i e dm o d e la n a l y t i c a l e x p r e s s i o ns h o w sg o o dc o n s i s t e n c y w i t ht h ea c t u a lv a l u e s t h ep a p e rr e s e a r c h e st h eq u a l i t ye v a l u a t i o no fo x i d eg a t e ，c o n s t a n tv o l t a g es t r e s si s a d d e dt on m o s f e tw i t hs a m ec o n s t r u c t i o nb u t d if f e r e n tg a t ea r e a ，m e a s u r i n g b r e a k d o w nc h a r g eq b da n dc r i t i c a lt r a pd e n s i t yn b d ，t h er e s u l ts h o w st h a tb r e a k d o w n c h a r g eq b do fl a g e rg a t ea r e ai sl e s st h a nt h es m a l lo n e s ，t h ep a p e rt h i n k st h a tc r i t i c a l t r a pd e n s i t yn b d i sm o r es u i t a b l ef o ro x i d eg a t eq u a l i t ye v a l u a t i o nt h a nb r e a k d o w n c h a r g eq b d k e yw o r d s ：t d d b ，l i f e t i m e ，e m o d e l ，1 e - m o d e l 创新性声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究 成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不 包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或 其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做 的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名： 开期卅钙扯 关于论文使用授权的说明 本人完全了解殛安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文工作成果时署名单位仍然为西安电子秘技大学。 学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全 部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。( 傈密的论文 在解密后遵守此规定) 本人签名：样 导师签名： 镳壮 日期_ g 蛐 日期站7 第一肇绪论 第一章绪论 1 1 集成电路的可靠性研究背景 集成电路及其相关技术是现代电予信息技术迅猛发展的关键因素和核心技 术。在工程应用中可靠性技术贯穿予集成电路开发的需求分析、产品设计、制造 工艺、试验检测以及应用全过程的各个阶段和方面，军事电子和航空航天技术的 发展对可靠性提窭了越来越高麴要求，推动了可靠性技术的不断发展。出于技术 的发展和需求的推动，集成电路可靠性保证已从过去主要通过可靠性试验和筛选 来控制最终产品的可靠性，逐步转向加强工艺过程控制、加强可靠性设计与功能 设计的协同，在考虑工艺能力和功能设计的同时，针对主要失效机理提出对策和 措施，并对集成电路在全寿命周期中以及特定环境条件下的可靠性指标及其成本 进行综合权簿。现阶段的集成电路可靠性技术包含了可靠性设计与模拟、可靠性 试验与评价、工艺过程质量控制、失效机理与模型研究以及失效分析技术f 1 1 等五个 主要的技术方向。随着可靠性物理研究的不断深入，集成电路可靠性技术呈现渤 模型化、定量化、综合化的发展趋势。 在经济利益和科学技术的双重驱动下，集成电路产业获得了比其他行业更快 的发展速度。2 0 世纪9 0 年代以来，随着加工工艺进一步微细化，从微米级向着深 弧微米以及超深亚微米领域发展，设计工具从逻辑级进一步向系统行为级描述发 展，在一块集成电路上可以集成1 0 8 1 0 9 甚至更多的晶体管，实现功能强、速度快、 功耗低的系统，出现了集成电路向着系统集成的方向发展。集成电路的设计将具 有更高的技术含量，集成电路在整个信息产业中所占的比重进一步提高。曾经有 人预言1 0 0 n m 将是器件尺寸的极限，但事实上，采用9 0 n m 技术的集成电路产照 我们随处可见，6 5 n m 也很快会进入大生产阶段，而根据i t r s ( i n t e r n a t i o n a l t e c h n o l o g yr o a d m a p o fs e m i c o n d u c t o r ) r o a d m a p 的最叛预测，到2 016 年，2 2 n m 特征尺寸的工艺技术将进入生产阶段。不可否认，器件尺寸最终会达到他的物理 极限，僵最终决定集成电路命运的并不是其物理限制，瑟将会是经济因素。 长期以来，由于集成电路的集成度直遵循“摩尔定律”以每1 8 个月翻一番的速度 急剧增加，目前一个芯片上集成的电路元件数早己超过了一个亿，这种快速发展 的趋势正在使集成电路在电子设备中扮演的是色从器件芯片转变为系统芯片 s o c ( s y s t e mo nac h i p ) 。与此同时，超深亚微米的v l s i 工艺特征尺寸已经达到了 o 1 8 t a m 以- f ，在特征尺寸不断缩小、集成度和芯片面积以及实际功耗不断增加的 情况下，物理极限的逼近使影响集成电路可靠性的各种失效机理的敏感度增强， 2 第一章绪论 设计和王艺中需要考虑和权衡的因素大大增加，剩余可靠性容限趋于涪失，从舔 使集成电路可靠性的保证和提高面临巨大的挑战。因此，国际上针对深亚微米以 及超深距微米器件和电路的主要失效机理的可靠性研究一直都在不断深入。 1 2 集成电路存在的主要可靠性闯题 在现代集成电路的设计和制造中，m o s 器件具有菲常重要的地位，成为集成 电路的主流技术。 因而与m o s 器件退化有关的可靠性问题就备受关注。m o s 器 件按比例缩小尺寸的同时，工作电压并未相应地降低，这使得m o s 器件的沟道电 o l a 阳1 0 8 01 0 2 0 0 02 0 1 0 y 芝a r 幽1 1 芯肚上品体管数与氧化层厚度随年代发展关系 豳1 2c m o s 电路孛氧化层电场k 隧时间醵关系 场和氧化层电场显著增加，导致从前可以忽略的短沟道效应和薄栅氧化层效应变 氛一工ozb卜一瞬z瑟卜k繇m哦鼍oz 秽 。地 心 一p o 量) l z。|z山：一q蔓o：一z一： 一eos_麓y31-l上越afxo隧卜o 第一章绪论 得越来越重要。当m o s 器件的特征尺寸达到超深亚微米时，褫氧化层厚度交得很 薄，各种失效模式对超深甄微米m o s 器件的影响不可忽视。图1 1 所示为芯片上 晶体管数与氧化层厚度随年代发展的关系。从中可以看出，随着年代的发展，集 成度不断提高的同时，栅氧厚度在不断减小。图l 。2 所示为c m o s 电路中的栅氧 化层电场e 。随年代的变化关系i 3 】，可见其场强不断增大，足以产生很多可靠性问 题。 影响m o s 器件可靠性的问题主要有与时间有关栅氧介质的经时击穿( t i m e d e p e n d e n td i e l e c t r i cb r e a k d o w n ：t d d b ) t s , 6 1 、热载流予注入( h o tc a r r i e ri n j e c t i o n ： h c i ) i t , 8 1 、偏压温度不稳定性( b i a st e m p e r a t u r ei n s t a b i l i t y ：b t i ) 3 9 、硼穿 _ ( b o r o n p e n e t r a t i o n ) 1 6 , 9 1 等。 。 。 _ 一电路设计验证 “1 制造 l 修改设计十一一 l t 一一。i 。 测试 l ，一一一+ ： r _ l 一一可靠性评估： ( 鑫) 传统的可靠性评话方法b ) v l s i - 7 靠性设计流穰 强l 。3 传统莘睡瑷 弋的可靠性评估幕l 设计渡稷 如图1 3 所示，传统的集成电路可靠性是通过制造过程结束以蘑的早期老化筛 选实验来保证的，并且通过加速应力实验来其预测寿命。这种方法不仅周期长， 花费高，而且无法揭示退化的内在物理机制。现代的可靠性评估和设计要求在充 分研究各种退化的物理机制的基础上，建立精确的物理模型，在电路设计完成以 4 第一章绪论 后，通过模拟获得电路的长期可靠性，如果模拟结果不满足设计指标，霹以立即 通过对工艺、器件和电路设计加以修改来改善，直至达到设计要求为止。建立精 确的可靠性模拟系统软件是早期可靠性评倍和改善的关键。可靠性模拟系统要求 高精度、高速度，有友好的用户界面，并且能够集成到现有的电路c a d 系统的框 架和环境中。 出于m o s 集成电路在半导体集成电路占据主要地位，所以m o s 器件是最耋要 的而且也是大家普遍最为关心的器件。目前m o s 器件己经进入超深亚微米范围， 鸯铁器件尺寸进入微米级以后，等比缩小原则已经无法严格遵守，如搬氧纯层厚 度和电源电压的缩小比例没有沟道长度的缩小比例大，这就引起器件沟道电场和 氧化层电场的增加：而且，由于退化区域本身的菲均匀性，如热载流子退化最为 严重的区域在漏端，栅氧化层击穿最容易发生在接近半导体的氧化层中，当沟道 长度和氧化层厚度减小时，退化最严重的区域所占比例不断增大。目前小尺寸m o s 器件豹退化己经成为整个m o s 集成电路退化的主要因素。 小尺寸m o s 器件失效主要表现为器件参数的漂移和栅氧化层的击穿。引起这 些失效主要因素是栅氧化层中的缺陷和s i s i 0 2 界面缺陷。缺陷一方面来源于工艺 制造过程，即原生缺陷：另一方面来源于器件的工作过程，在器件工作过程，在各 种应力如电应力的作用会产生新的缺陷，而且随着工作时问的增加不断积累。最 终导致器件失效。 m o s 集成电路的可靠性评估和改进是集成电路发展中的重要课题。越来越多 的失效模式和机理研究得到了充分的重视。m o s 集成电路的失效模式一般可分为 两种：毁坏性的和非毁坏性的。与时间相关的氧化层击穿、电迁徙和静电放电会形 成短路或开路，导致器件和电路的突然失效，属于毁坏性的失效机制；而热载流 予效应会使器件性能随羞时间逐渐退化，使电路性能发生改变，属于非毁坏性的 失效机制。只有基于对失效机制的充分认识，可靠性的评估和改善才成为可能。 i 3 超薄栅氧化层经时击穿 隧着集成电路的迅速发展，集成电路酶性能在不断麴提高。超大规模集成电 路技术的发展要求栅介质层的厚度显著减薄，0 3 5 9 m t 艺的栅介质层厚度为6 1 0 n m ，0 2 5 9 m t 艺的栅介质层厚度为4 - - 5 n m ，发g n o 1 3 9 m t 艺时，栅介质层的 厚度为2 - 3 n m 。本文实验样品是采用的是9 0 n m 标准c m o s 工艺栅氧化层厚度仅为 1 4 n m 。表1 1 给出了1 9 9 4 年和1 9 9 7 年对集成电路工艺技术代和氧化层厚度减薄的预 诗。介质层的厚度将壹接影响到器件的电性能和可靠性。嚣此，超薄栅氧化层可 靠性的研究也是越来越重要。 第一鬻绪论 表1 1集成电路技术发展近况及其预测 年份 技术性能1 9 9 71 9 9 92 0 0 12 0 0 32 0 0 62 0 0 9 2 0 1 2 特征尺寸( n m ) 2 5 01 8 01 5 01 3 01 0 07 0 5 0 内存g 位片) 0 。2 5 6ll41 66 4 2 5 6 内存( g 位c m 2 ) 0 0 9 6 0 2 7 00 3 8 00 7 7 02 26 1l7 0 内存芯片尺寸 2 8 04 0 04 4 55 6 0 7 9 0l1 2 0l5 8 0 ( m m 2 ) m p u 逻辑电路( m 个 81 41 62 44 06 41 0 0 晶体 管数c m 2 ) m p u 芯片尺寸 3 0 03 4 0 3 8 54 3 05 2 06 2 07 5 0 ( m m ) 布线层数 66 - 777 7 88 99 主频( m h z ) 3 0 05 0 0 6 0 07 0 09 0 0l2 0 0l5 0 0 逻辑电路供电电压 l 。8 l 。5 l 。2 1 2 0 ，9 0 。6 o 。5 ( v ) 2 51 81 51 51 20 90 6 累 诗 失 效 撅 率 、 、一 1o ol0 0 0 试验时间( 小时) 图1 4 媳型的氧化层t d d b 击穿曲线 通常氧化膜的绝缘击穿，是指在加高电压下瞬时发生的。而实际上，即使所 加电压在低予临界击穿电场的情况下，经过一段时间后也会发生击穿，这就是氧 化膜的经时击穿。将许多个栅极并联起来，加上栅电压，记录氧化膜发生击穿的 6 第一牵绪论 时阉，可得到如莲l 。4 所示的t d d b 特性，这就是威靠尔蓝线，邸氧化层击穿累积 失效率与加压时间的关系曲线。这个特性图由三个区域构成：一是较短时间内就发 生击穿的初期故障区：二是图中倾斜平缓的中央部分，通常称为偶发故障区；三是 与缺陷无关，表征材料极限的本征故障区。在初期故障区，主要发生的是由针孔 引起的氧化层击穿，如果加上电压，这些缺陷就会立刻引起击穿，可以在测试检 翻1 5t d d b 欠效率与时间天系固线 查时剔除。在偶发故障区，是山氧化层形成时弓| 入的h 堪做微斑的缺陷，比如电极 至氧化层中的空洞等引起的氧化层击穿。为了使产品在寿命期不发生这个区域的 故障，在工程上必须实施老化筛选。本征故障区的击穿是漱材料决定的，赦这类 击穿需要在产品设计阶段解决。目自仃，通过改进工艺、原材料，以及采用小面积 栅氧化层产晶等方法，可以尽量减少针孔、空洞等随机缺陷的影响，使氧化层的 t d d b 特性主要处在本征故障区。这类击穿是最重要的，需要在产品设计阶段进行 解决。因此，超薄栅氧化层t d d b 的本征失效是本文的重点研究对象。t d d b 的失 效分布属于对数正态分奄。图1 s 是典型的失效与时间分布曲线。这是用于双极运 算放大器的n m o s 结构的t d d b 失效分布。曲线与对数正态吻合得相当好，只有当 时闻超过1 0 0 个小时焉，f ( ) 才骧显降低。 介质膜的击穿是影响m o s 器件可靠性的重要模式，通常可以分为两大类： ( 1 ) 过电应力引起的本征击穿即高压击穿； ( 2 ) 额定条件下与时间相关的击穿即经时击穿。 前者可以通过正确的操作程序和输入保护电路来避免焉者与介质膜的缺陷、 针孔这一类薄弱点以及n a + 离子有关。 栅氧化层击穿直接关系多j v l s i 的成品率，所以是一个非常重要的可靠性问题。 国外旱在七十年代初就其击穿机理、实验方法已展开了大量研究。同时也提出了 改进工艺、提高工艺环境的清洁度、采用新的介质膜等一些行之有效的方法。从 夕十年代中期以来，美国的一些高校在研究撼氧化层击穿物理过程的同时，进行 第一章绪论 7 了橱氧优层可靠性模拟软佟的开发，比较成熟的有：b e r t t l o l ，r e l i c t h ，r e l y t 2 】 等，其中b e r t 是美国加州大学b e r k e l e y 分校开发的，近期又进一步完善以商品形 式出售，其中c o r s 模块能够对栅氧化层进行可靠性模拟与分析和预计，它所预计 的一种模型是一种等效的统计模型，没有具体的物理意义。 描述栅氧化层在电应力下退化的各种物理模型，都是从电学性质研究方面进 行的，因此对氧化层体内中性陷阱( 电子与空穴复合后的陷阱仍然是一种缺陷) 就无 能为力，而且这些电学性能上的缺陷如何与微观结构相联系，也还存在一定的距 离。 国内从八十年代初也已展开了这方砸的工作。目前清华大学、北京大学、硒 安电予科技大学、中科院微电子中心、电子5 8 所和广纷1 5 所等单位均在进行超薄栅 氧化层的击穿机理和可靠性表征研究。 虽然到目前为止己经有那么多研究深亚微米器件可靠性和退化机理的模型被 提出，也在一定的条件下缮到了很好的实际验证，在菜个角度可以很好的解释薄 栅氧化层的击穿机理，可是还没有能完美的解释各种小尺寸器件特性退化的模型， 其中或多或少的存在着闻题。妥翦，对超薄瓣氧化层t d d b 特性的研究焦点集中在 其击穿机理和栅介质击穿参数的表征上。 1 。4 本论文的主要研究及工作安排 基于以上分析，本文对n m o s f e t 中的t d d b 效应进行的深入的研究。主要 研究工作如下： l 首先介绍栅介质t d d b 失效机理，重点阐述了陷阱缺陷产生失效理论。并以 陷阱产生理论为基础，定量推导了恒电流t d d b 澳j j 试参数q b d 、t b a 与所加恒电流之 间翳函数关系，恒电压t d d b 测试参数t b d 与所加电场e 的函数关系，弓l 入临爨陷阱 密度n b d 概念；结合统计方法提出缺陷的统计分布模型，并分析了两种测试参数与 m o s 电容面积a 闻的统计关系和陷阱产生的机制。这部分内容描述安排在第二章。 2 在对t d d b 机理进行阐述分析的基础上，着重分析了目自i f 典型的两种超薄 栅氧化层击穿的物理模型，电子俘获击穿模型和空穴击穿模型，对其相应的击穿 特性进行了详细描述，指如了一些物理模型中存在的问题。对这部分的描述安排 在第三章。 3 采用恒定电趣应力，对9 0 r i m 标准c 醚0 s 工艺制造的楗氧薄度为1 4 r i m 、栅 面积分别为：1 0 1 0 ( k tm 2 ) 、2 0 2 0 ( gr n 2 ) 、4 0 x 4 0 ( 1 a , m 2 ) 的n m o s 器件进行了t d d b 击穿寿命评价实验。结果表明：对于超薄栅器件，原有模型的寿命预测值比实际 寿命值长很多，对这种现象进行了分析解释；并对e 模型进行了修正，按照修正 后模型的解析表达式，对寿命进行预测，结果和实际值取得了很好的一致。同时 8 第一章绪论 对栅氧化层的质量表征进行了研究，提蠢用临界陷阱密度来表征橱氧化层质量是 可行的，栅氧缺陷密度达到临界陷阱密度时，栅氧化层击穿。对这部分的描述安 排在第四章。 本文的研究是在“十五”预研项目“超深亚微米c m o s 集成电路及可靠性关键 技术研究”和国家8 6 3 重大专项“0 0 9 微米m o s 集成电路大生产工艺与可制造性 技术”支持下震开的。 作者衷心希望本文的工作能对完善超深亚微米m o s 器件的可靠性研究起到推 动彳乍雳。 第二章超薄 封 氧化层下d 8 击穿机理 9 第二章超薄栅氧化层t d d b 击穿机理 半导傣器件的使用寿命润题，长期以来一直是提高半导体可靠性研究的关键。 要彻底解决这个问题，必须在清楚地解了导致材料失效的要素，失效的发生、进 行过程，以及最后的破坏过程是如何触发、进行的等问题基础上，从理论上描述 失效过程，建立精确的模型，预言材料的寿命，以及材料质量评估。 作为一门新兴产业，半导体工业只有不足4 0 年的历史，但其技术更新之快却 是其它任何产业都无法比拟的。对于半导体集成电路制造中最基硝的部分栅氧纯 层，研究也在不断深入。在这个发展过程中，提出了各种各样的失效模型，以及 击穿机理解释，本章将对半导体集成电路褫介质层的主要失效理论进行详细阐述， 并在第四章中采用恒定电压应力对9 0 n m n m o s 器件进行了t d d b 击穿的评价实验， 深入研究了9 0 n m 情况下t d d b 的击穿机理。 2 1 超簿栅氧化层t d d b 击穿机理概述 集成电路以高速化和高性能化为目标，实现着进一步的微细结构。随着微细 结构在工业上的实现，降低成本和提高集成度成为可能。另一方面，随着m o s 集 成电路微细化的发展，栅氧化层向薄膜方向发展，而电源电压却不宜降低，这使 栅氧化层工作在较高的电场强度下，从焉使樱氧化层的抗电性能成为一个突出的 问题。栅氧化层抗电性能不好将引起m o s 器件电参数不稳定，进一步可引起栅氧 化层的击穿。 从原理上讲，t d d b 过程分为碡个阶段：第一阶段为击穿积累阶段，其特点 是在电应力作用下，氧化层内部及s i s i 0 2 界面处产生新生陷阱( 电荷) 的积累，导致 氧化层内部的电场调铡效应，当局部电场或局部电流达到临界值时，第二阶段郎 快速崩溃阶段开始，在这一阶段中，电和热的谁反馈过程导致栅氧化层击穿。 虽然到譬毒誊为止己经有那么多研究深亚微米器件可靠性和退化枫理靛模型被 提出，也在一定的条件下得到了很好的实际验证，在某个角度可以很好的解释氧 化层的击穿机理，可是还没有能完美的解释各种小尺寸器件特性退化的模型，其 中或多或少的存在着问题。简单的应用上面的任何一种模型，都不能很好的解释 器件在实际工作中退化机理。比如目前最有影响的空穴注入相关击穿模型和电子 陷阱产生击穿模型，都存在不足之处。空穴注入相关击穿模型，由于氧化层中碰 撞电离产生空穴，当空穴流的影响达到某一定值g 时，氧化层就会发生击穿。它 是以带闯碰撞电离菇基础的。但当氧化层厚度小于l o o a 时，在低压下便发生击穿， 此时并未发生碰撞电离。现有的模型对此不能做出很好的解释。而电子陷阱产生 l e 第二章超薄裰氧纯凄t d d b 击穿枧理 蠢穿模型，认为氧亿层中存在电子陷璐，俘获电子弓| 起阳极电场增加，当电场达 到临界值，引起s i 0 键断裂而导致击穿。该模型虽然能够较好的解释许多实验现象， 健对实验中观测到的氧化层中俘获的正电荷却无从解释。 2 2 碰撞电离理论 在半导体集成电路发展的早期，栅介质膜厚度在3 0 r i m 以上，这种厚栅介质的 击穿是由碰撞电离( i m p a c t i o nn i z a t i o n ) 引起。 电子从阴极注n ( f o w l e r n o r d h e i m 隧穿机制) 绝缘层后在电场作用下作加速运 动。经过一段距离x 的加速愿，处于“能量分匆高能尾部”的电子有足够的能量使晶 格电离。每次碰撞电离都留下一个低迁移率的空穴( 见图2 1 ) 。这样，在绝缘层内形 成残留正空阉电荷区，势能被扭趱，阴极场强增强。同时，增强的电场在阴极附 近又引起碰撞电离。于是，正电荷中心不断向阴极靠近，阴极场强不断增大。当 场强增大到一定程度时，介质被击穿。在击穿发生的短时闻内，由于复合作用， 绝缘层中的空穴大量被清除，产生大电流，形成欧姆通道。 图2 1 具有动能大予电离畿的电子从餐带激发电子到导繁中，导 致正空间电荷区使阴极处的电场增犬 第二章超薄掇氧诧层t d d b 击穿枧理 上述厚度小于3 0 r i m 麴s i 0 2 本征击穿蒋物理过程的模型主要分为两种。第一 种由h a r a r i 的模型发展而来。假设由于氧化层体内在电场作用下产生电子陷阱， 电子被陷阱俘获，逐渐积累的负电荷( n e g a t i v ec h a r g e ) 使得阳极场强逐渐增大。当 阳极场强增大到某一临界值( c r i t i c a lv a l u e ) 时，氧化层被击穿。第二种由c h u 及其 合作者提出，也称为“碰撞电离”模型u 朝，认为在阴极存在一种j 下反馈机带1 ( p o s i t i v e f e e d b a c km e c h a n i s m ) ，使彳罨阴极场强局域增强。在s i 0 2 体内电子碰撞电离产尘电 子一空穴对( e l e c t r o n 。h o l ep a l 0 ，产生的空穴在电场作用下漂移至阴极，其中一部份 被俘获使褥阴极场强增大。当场强增大刘一定程度时，发生雪崩击穿，s i 0 2 介质 被破坏。 这里提出的碰撞电离与前丽厚乳化层碰撞电离的不同之处在于：空穴是可动 的，在电场的作用下漂移至阴极并被俘获导致阴极场强增大；而厚氧化层碰撞电 离时，空穴是不移动的，形成空间电荷区，使得阴极场强增大。 尽管实验上发现了正电荷的产生与击穿之间的某些联系，但产生的正电荷量在 施加负荷后极短时间内就达到了饱和。而与之相比，氧化层击穿所需时间则要长 得多。换句话说，使空穴陷阱( h o l et r a p ) 饱和( s a t u r a t i o n ) 的电荷总量的量级为 1 0 刁1 0 矗c c m 2 ，而栅介质层在击穿发生时所注入的电荷总量1 0 1 1 0 2 c c m 2 。与之相 对应的是，新的电子陷阱( e l e c t r o nt r a p ) 的产生和填充则是从负荷实验( s t r e s s e x p e r i m e n t ) 开始直至击穿的整个过程都在不断进行着，并且不出现类似的空穴陷阱 的饱和现象。这些现象都说明了“碰撞电离”模型在理论上的局限性。而下面讨论的 陷阱产生模型在一定程度下反映了实验结果。 2 3s i s i 0 2 系统的主要缺陷 硅集成电路流行的主要原因之一就是容易在硅上形成一层极好的氧化层 s i 0 2 。这层二氧化硅作为绝缘体被广泛用作m o s 器件的橱介质，并与之相接触的 s i 衬底组成硅一二氧化硅系统，这个薄层系统对器件的稳定性有至关重要的影响 焉n b t i 退化机理与这个系统在应力作餍下缺麓电荷态的变化密切相关。 实验发现在硅二氧化硅系统中存在多种形式的电荷或能量状态，一般可归纳 为可动离子电荷、固定氧化物电荷、界面陷阱和氧化物陷阱电荷四种基本类型。 如图2 。2 所示。 ( 1 ) 二氧化硅中的可动离子。主要是带正电的钠离子，还有钾、氢等正离予。 这些离子在一定温度和偏压条件下，可在二氧化硅层中迁移。这些离子满于间隙 式杂质，它们存在于二氧化硅网络间隙之中，可使网络结构变形。它们易于摄取 四面体中的一个桥键氧原予，形成一个金属氧化物键丽将桥键氯原子转化成一 第二章超薄据氧纯层t d d b 击穿税理 冀桥键氯蒙子。这样就毒l 弱和破坏了霹络状结构使二氧化硅呈现多孔性，从焉导 致杂质原子易于在其中迁移或扩散。离子玷污可能有各种来源，包括炉管本身、 工艺和预清洗中所用的瀑性化学药品，以及某些光刻胶。生产商已大部分解决了 这些问题，而且已有离子浓度非常低的v l s i 级化学药品充分供应。要求最严格的 工艺，如栅氧化可采取附加的预防措施，如使用气体清洗的双层壁炉管。业已发 现在惰性气体中含1 - 3 h c l 进行炉管预清洗也能降低污染水平，因为离子反应 形成化合物，更容易从炉管中清除出去。含有卤素的氧化工艺也能减少可动离子 电薪。 多翕疆 町动离了电乡 二钒化砩 。 台 。 娥+ ，十嘲p 蝴 f 讹物l 呐 羽羽田 田田。田 界面陷脚 l 也街厂夕砖 图2 2 硅。二氧化醚系统l i i 荷基本类型 ( 2 ) 固定氧化物电荷，这是位于或接近予界面并且在外电场作用下不能移动 的那些电荷。这种电荷是固定的，不能在弧的很宽变化范围内充放电；它的密度 不大受氧化层厚度和硅中的杂质类型或浓度影响；它通常是证的，其数值与氧化 和退火条件以及与晶向有关。曾有入提出在硅一二氧化硅界面附近过剩的硅( 三 价硅) 或失去一个电子的过剩氧中心( 非桥键氧) 是固定氧化层电荷的来源。 ( 3 ) 界面陷阱电荷，是指硅二氧化硅界面处位予禁带中的能缀或能带。它们 可以在短时间内和衬底半导体交换电荷。界面态一般分为施主型和受主型两种。 若旄予个电子后界面陷阱能变成中性或带花电时，就认为这个界面陷阱是旋主。 若接受一个电子后，界面陷阱变成中性或带负电，就认为这个界面陷阱是受主。 在s i s i 0 2 界面处的界面陷阱在带隙的上半部分是受主型的，在带隙的下半部分是 施主型的。这和掺杂原子是相反盼，掺杂原子是施主能级位于麓带昀上半部分丽 受主能级位于能带的下半部分。 如圈2 3 ( a ) 所示，在平带的条件下，低于费米能级的能态被电子占据，在 带隙中下半部分的能态是中性的，被施主态所占据。在带中和费米能级之间的能 态是负电性的，它们被受主态所占据。那些超过e f 的能级是中性( 是未占据的受 主态) 。对于一个反型的p m o s f e t 来说，如图2 。3 ( b ) 所示，在带中和费米 第二章超薄掇氧化层t d d b 击穿枫瑾 受主态 熊生态 _1 _“0 ” e f ： “一 e l l 一f 一 i “0 ” i。e v ( a ) “0 ”i l “+ i 0 ， 0 ( b ) 图2 3p m o s f e t 衬底与界面陷阱能带图( a ) 平带时负界面陷阱电荷( b ) 反型时正界瑟陷隆电蓊 如图2 。3 ( a ) 所示，在平带麴条件下，低予费米能级的能态被电孑占据，在 带隙中下半部分的能态是中性的，被施主态所占据。在带中和费米能级之问的能 态是负电性的，它们被受主态所占据。那些超过e f 的能级是中性( 是未占据的受 主态) 。对于一个反型的p m o s f e t 来说，如图2 。3 ( b ) 所示，在带中和费米能级 之间的界面陷阱是未被占据的施主态，导致出现了正电性的界面陷阱( 表示为+ ) 。 因此，在反型的p m o s f e t 中的界瑟陷阱是正电性的，从箍导致? 负的阂值电压 漂移。界面陷阱，在带隙上半部分的受主和在下半部分的施主对n m o s f e t 和 p m o s f t 阙值电压v ：h 漂移的影螭不同。在平带状态时，n 沟器件有正电性界面 陷阱电荷而p 器件有负电性的晃丽陷阱电荷。在反型状态时，n 沟器件有负电性 界面陷阱电荷，p 器件有正电性界面陷阱电荷。因为固定电荷是j 下的，所以在反型 状态时：n 沟：q f q i t p 沟：q q t l ，因此p m o s f e t 更容易被影响。 2 4 缺陷产生失效理论 由于缺陷产生失效理论( g e n e r a t i o no ft r a p sm o d e l ) 是以动态平衡模型( d y n a m i c b a l a n c em o d e ) 为基础的，因此在阐述陷阱产生失效理论前有妊要先描述动态甲衡模 型。 2 4 1 动态平衡模型 动态平衡模型是i 自n i s s a n c o h e n 等人于1 9 8 5 年在陷阱碰撞电离概念的基础上 1 4 第二章超簿裰氧他层t d d b 毒穿桃理 提出的： 1 在俘获过程中，电子的俘获速率为： ( 鲁) + = 等( ) 亿， 其中n 为体陷阱密度，n 是被填充的陷阱密度，j 为电流密度，仃为陷阴二的俘获截 藤。 2 释放过程主要是由导带中的自由电子与被填充陷阱间的碰撞引发的，释放 速率为： ( 象) + 嬲 2 2 ， 其中p 为电子与陷阱发生离子碰撞的碰撞截面，是与场强相关的量。将俘获与 释放两过程联会起来考虑，总俘获一释放速率方程为： _ d 击j ql f 万( 一嚣) 一p 1 ( 2 ，3 ) 当俘获释放过程平衡时，即当d n d t = 0 时，我们由方程( 2 3 ) 就得到稳态状况 下的填充陷阱密度磊 ，l = n _ 二一 ( 2 4 ) l + 多 、 俘获截面拶与碰撞截面p 都是与场强相关的量，因此，根据方程( 2 。4 ) 稳态占据 水平荔也是一个与场强相关的最，但电流密度的关系并不密切。占据可能性p ( f ) 定义为： p ( f ) = 华 将方程( 2 4 ) 代入，有 尸( f ) = ( 1 + p a ) 卅 ( 2 6 ) 对方程( 2 3 ) 求解就可以得到被占据陷阱密度的瞬态行为： 程0 ) = 嚣( 。) 三一嚣删 l p 一( 万+ 咖哆( ，) o 。7 ) 其中n ( o ) 为t = 0 时刻的俘获电予密度，磊为特定电荷注入条件下昭稳态占据水 平。( ，) 为t 时刻的电子注入总密度。 第二章超簿栅氧化层t d d b 击穿丰凡理 这样，我们就可由n ( t ) 得到t 时刻氧化层体内俘获的电荷密度 p ( t ) = - q n ( t ) ( 2 。8 ) 实验测得的俘获+ 碰撞截面：o r + p 的量级为lx l o 1 6 c m 之。当注入电量 o 0 1 c c m 2 ，即， 6 。2 5 1 0 1 6 c m 2 时，就有e x p 一( 盯+ p ) 一。，修l 。因此方程 ( 2 7 ) 可以近似为： ( f ) = 胛( 2 9 ) 即此时已达到稳态占据水平。若注入电流密度为0 1 a c m 2 ，那么在0 1 s 内电子的俘 获一释放过程就可达到平衡。 在随后的讨论中，工作电流密度一般都在0 1 a c m 2 以上，电子的俘获一释放过 程总是处予准平衡状态下，这时 p ( t ) = - q 尸( ，) n ( 2 1 0 ) 只与场强相关。 2 4 2 缺陷产生模型 j s u n e 及其合作者，在n i s s a n c o h e n 等人提出的动态平衡模型的基础上，将最 初的瞬间正电药积累与原先已存在的电子黧阱中的电子释( d e t r a p p i n go fe l e c t r o n s ) 联系起来。这样，从最初的瞬态现象就可以得到所生长氧化层中某些明显会影响 到最终击穿的s i 0 2 特 生方两的信息，如在工艺流程中等离子刻蚀会对栅氧化层造成 的损伤( 在下面的讨论中我们只考虑理想情形) 。j 。s u n e 及其合作者认为新电子陷阱 的产生反映t s i 0 2 结构的退化( d e g r a d a t i o n ) ，并以此提出了一个新模型。假设：当 发生介质击穿时，介质必须退化到某一程度，换句话说，必须达到某个校赛电子 陷阱密度( c r i t i c a ld e n s i t yo f e l e c t r o nt r a p s ) n b d 时，介质才会被击穿。下面进一步阐述 褡界陷密度击穿模受及其发展。 s i 0 2 晶格的退化并因而导致最终介质被击穿，是由电子在穿越s i 0 2 时晶格时所 释放的能量引起的l l 朝。假设产生一个电子陷阱所需平均能量为。在应力电场实 验中，部分注入电子的动能在与s i 0 2 晶格的相互作用中被散射。这部分能量中有极 小的一部分转化为s i 0 2 结构中的某种缺陷，并表现为深电子( d e e pe l e c t r o nt r a p s ) ， 其中一些陷阱被电予填充。当所产生的缺陷达到临界密度地d 时，击穿就被触发。 由于在整个结构面积上缺陷的产生不是均匀的( n o th o m o g e n o u s ) ，击穿总是局 域触发。因此，击穿是一随视现象，只能统计分析。另一方面，n b d 是由导致最终 击穿的物理机制决定的，根据此机制与厚度的依赖关系，d 也依赖于氧化层的厚 度。 定义退化度艿f ) = n ( t ) n b d ，其中n ( t ) 为在t 时刻，s i 0 2 中所产生的陷阱密 第二章超薄栅氧化层t d d b 击穿机理 度。万介于0 ( 理想s i 0 2 ) 和l ( 被击穿的s i 0 2 ) 之间。在确定了最初的电子陷阱密度后， 可以计算出反映氧化层质量的d ( t 1 。用于产生电子陷阱的散射能量比例定义为： = 妲。d e ，其中d e 为散射能量密度的微分，e 。用于产生陷陷阱的能量密度微分。 p 显然依赖于在制作m o