（微电子学与固体电子学专业论文）garfield的可测性设计技术研究.pdf

摘要 摘要 集成电路规模的不断增大使得生产测试变得越来越复杂，传统测试方法已经越来越不能满足现 代测试的需要。因此可测性设计( d f t ) 作为集成电路设计中的一环显得更加重要。 通过可测性设计，可以提高测试矢量的故障覆盖率、降低矢量生成难度从而降低测试成本。本 课题主要实现了东南大学国家专用集成电路系统工程技术研究中心自主研发的系统芯片- - - g a r f i e l d 的可测性设计。 本文首先介绍了g a r f i e l d 的整体结构，并由此规划芯片的整体测试方案。根据不同功能模块特 点，制定不同的测试方案和可测性方法。嵌入式存储器测试采用了内建自测试( b i s t ) ，实现了四 种m a r c h 算法，覆盖了常见的存储器故障类型。随机逻辑单元采用全扫描可测性设计。 在扫描设计中主要考虑如何实现对电路中一系列信号的控制，以得到高可控性和可观察性。同 时，因为考虑到测试时序的问题，基于芯片本身特点构建了一种满足时序收敛的扫描链结构。随后 在后端处理流程中，基于单元的物理位置信息对扫描链寄存器进行排序，优化了设计。完成随机逻 辑单元的设计后，针对单固定故障和i d d q 故障进行了测试矢量生成，覆盖率分别达到了9 5 4 4 和 9 7 1 2 ，随后进行了静态和动态验证保证了矢量的正确性。考虑到时序测试的重要性，本文还介绍 了时序测试的原理和应用，并在设计中采用一种快速扫描使能单元，该单元可产生全速使能信号， 满足时序要求，该方法在后端物理设计中也易于处理。最后对转换故障以及路径延迟故障进行了矢 量生成，覆盖率分别达到9 1 9 9 和1 2 9 6 ，满足大规模生产测试上的要求。 论文最后对课题进行总结，指出了尚需解决的几个问题，并对今后的研究工作进行了展望。 关键词 可测性设计内建自测试扫描设计测试矢量生成时序测试 东南大学硕士学位论文 a b s t r a c t a st h es c a l eo fi n t e g r a t e dc i r c u i t sk e e p so ni n c r e a s i n g , m a n u f a c t u r et e s t i n gh a sb e c o m em o r ea n dm o r e c o m p l e x s ot h ed e s i g nf o rt e s t a b i l i t y ( d f t ) h a sp l a y e da ni m p o r t a n tr o l ei nt h ea s i cd e s i g nf l o w b yd f t , d e s i g n e r sc a l li n c r e a s et h ef a u l tc o v e r a g eo ft e s tp a t t e r n s ，r e d u c et h ed i f f i c u l t yo fp a t t e r n g e n e r a t i o na n dt h e nt e s tc o s ti sr e d u c e d i nt h i sp a p e lt h er e s e a r c hf o c u s e so nt h ei m p l e m e n t a t i o no fd f t o nas y s t e m - o n - c h i p ( s o t ) n a m e dg a r f i e l dw h i c hi sd e s i g n e db yn a t i o n a la s i cc e n t e r a f t e rb h e f l y i n t r o d u c i n gs o m ea s p e c t sr e l a t e dt ot h e t e s td e v e l o p m e n to fg a r f i e l d ，t h ep a p e r e m p h a s i z e so nt h ed f tr e a l i z a t i o no f t h ec h i p b u i l t - i ns e l f - t e s t ( b i s nt e c h n i q u ei su s e dt 0t e s te m h e d d e d s r a m f o u rd i f f e r e n tm a r c ha l g o r i t h m sw h i c hc o v e rm o s tf a u l t so c c u r r e di ns r a mc l tb er e a l i z e dw i t h b 1 s t c i r c u i t p a r a m e t r i c t e s tc a n h e u s e d t o t e s t t h e m a c r a s ( p l l a n d a d c ) i n g a r f i e l d f o rr a n d o m l o g i c s c a nm e t h o di sa d o p t e d i nt h ed a s i g no fs c mm e t h o d d f ta i m sa t c o n t r o l l i n gt h es i g n a l sw h i c ha r eo b s e r v a b l ea n d c o n t r o l l a b l eh a r d l y p r o b l e m so fs h i f ta n dc a p t u r eo fs c ：n ld a t aa r ec o n s i d e r e dd u r i n gs c a nc h a i ni n s e r t i o n b e c a u s eo ft h ei m p a c to np e r f o r m a n c e ，at i m i n gb a s e ds c a nc h a i ns t r u c t u r em e t h o d o l o g yi sp r e s e n t e d t h e n , as c a nr e o r d e r i n gm e t h o db a s e do np h y s i c a li n f o r m a t i o nc a na l s oh eu s e di nd f tt os a v et h et e s t s p e n d i n g g o o dt e s tc o v e r a g e ( 9 5 4 4 a n d9 7 1 2 1o fs t u c k - a tf a u l t sa n di d o qf a u l t sa r ca c h i e v e da f t e r i m p l e m e n t i n gf u l ls c a nd e s i g n s t a t i ct i m i n ga n a l y s i sa n dd y n a m i cs i m u l a t i o ne n s u r et h ev a l i d a t i o no f t h e t e s tv o c t o r s as c a nb a s e da t - s p e e dt e c h n i q u ec a nh eu s e dt ot e s tt h et i m i n gr e l a t e df a u l t s a n dan e ws c a n c e l li su s e di nt h et e s t i n gt og e n e r a t et h ef a s ts c a ne n a b l es i g n a l t e s tp a t t e r n so f t i m i n gb a s e dt e s t i n ga r e g e n e r a t e df o rr a n d o ml o g i ca i m i n ga tt w od i f f e r e n tf a u l tm o d e l si n c l u d i n gt r a n s i t i o na n dp a t hd e l a y , s c a n v a c t o “p r o v i d eh i g h f a u l tc o v e r a g e ( 9 1 9 9 a n d1 2 9 6 ) a tt h el a s to fp a p e r , as u m m a r yi sg i y e na n ds o m ep r o b l e m sa r ep o i n t e do u t t h ep a p e ra l s op u t s f o r w a r dt h er e s e a r c ha s p e c ti nt h ef u t u r e k e y w o r d s d f ts c a nb u i l t - i ns e l f - t e s tt e s tp a t t e r ng e n e r a t i o n n i i l i n gt e s t 东南大学学位论文独创性声明 本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得的研究成果。 尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过 的研究成果，也不包含为获得东南大学或其他教育机构的学位或证书而使用过的材料。与我 一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。 研究生签名：兰迅蚕 日期： 关于学位论文使用授权的说明 p a 鲁瓦 东南大学、中国科学技术信息研究所、国家图书馆有权保留本人所送交的学位论文的复 印件和电子文档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸 质论文的内容相一致。除在保密期内的保密论文外，允许论文被查询和借阅，可以公布( 包 括刊登) 论文的全部或部分内容。论文的公布( 包括刊登) 授权东南大学研究生院办理。 研究生签名：! 毯要导师签名：日期：2 翌! ：丝 第一章绪论 第一章绪论 1 1 可测性设计在集成电路设计中的重要性 随着集成电路制造工艺的不断进步以及集成电路规模的不断增大，集成电路设计者在设 计时需考虑的因素在增多。其中，测试的问题尤为突出，传统的测试方法已经越来越不能满 足现代测试的需要。首先，电路规模的增大和复杂性的提高，使得测试矢量生成的难度和时 间都会增加，这使得矢量生成成本提高，同时延长芯片的整个设计周期，从而影响到芯片的 上市时间【lj 。其次，芯片复杂度的增加以及时序测试的需要，要求更高级的自动测试设备 ( a t e ) 完成测试，而矛盾的是a t e 性能的提高速度远低于芯片性能的提高速度，仅仅依 赖a t e 完成测试的整个过程已经无法满足芯片测试的要求。第三，测试矢量的数量也随着 电路规模增多口j ，使得测试成本提高。 可测性设计可以弥补传统测试的不足。通过可测性设计，可以提高测试矢量的故障覆盖 率、有效的降低测试矢量生成的难度、降低测试对于a t e 的依赖，从而有效的降低测试成 本例实际上，可测性设计已经成为当今集成电路设计中不可或缺的一部分。 1 2s o c 可测性设计策略 单个芯片上集成了整个电路系统，即为系统芯片( s y s t e m o n - c h i p ，s o c ) 。s o c 芯片中 往往集成各种不同类型的i p ，例如处理器、存储器、模拟电路、数模混合电路甚至是m e m s 电路。各种不同的i p 需要特定的可测性设计，应采用不同的测试策略，对于芯片的测试方 案需要综合考虑。对于一般的数字逻辑部分通常采用扫描测试的方法”j ，将电路中的寄存器 替换为扫描寄存器，从而提高电路的可控性和可观察性l ，j 。对于s o c 芯片中的嵌入式存储器 而言，由于其结构的特殊性，对于测试的时间、存储器的时序特性等诸多问题都做了综合的 考虑后，采用内建自测试的方法对存储器进行测试”j ，即测试相关的电路集成在芯片中，芯 片测试时测试过程完全由自测试电路完成而无须外部干预。对于s o c 芯片中的模拟部分如 模数转换模块，则采用参数测试或功能测试的方法进行处理1 7 j ，当然处理时应当与数字测试 相隔离。 由于传统的固定故障模型不能识特定的故障缺陷如老化故障，还需要引入静态电流测试 ( i d d q ) 的方法，识别这些缺陷p i 。深亚微米工艺还会引入一些新型故障，例如延时( d e l a y ) 故障【9 】、串扰( c r o s s t a l k ) 故障等；因此测试矢量生成不仅要针对传统的固定( s t u c k - a t ) 故 障，还要针对上述新型故障，因此增加了测试矢量生成和可测性设计的难度。 1 3 课题研究的主要内容以及论文结构 本课题的主要工作包括以下几个方面：实现整个g a r f i e l d 芯片的可测性设计，包括存储 器的内建自测试、随机逻辑数字部分的扫描( s c a n ) 可测性设计，生成了固定( s t u c k - a t ) 故障和i d d q 的测试矢量生成，并实现了芯片的全速( a t - s l u e d ) 测试，最后完成测试矢量 的验证。 文章结构安排如下： 【l 】第二章简要介绍了g a r f i e l d 芯片整体的测试开发规划。包括g a r f i e l d 芯片的基本结 构、芯片的整体测试规划以及可测性设计方案。 【2 】第三章详细介绍了嵌入式存储器的测试方法，包括嵌入式存储器内建自测试的测试 原理和实现。 【3 】第四章至第六章详细讨论了g a r f i e l d 芯片的数字随机逻辑模块可测性设计与测试矢 量生成以及时序测试。首先实现了随机逻辑i p 全扫描可测性设计，其中结合芯片的 东南大学硕士学位论文 实际情况构造了满足时序要求的扫描链结构，以及基于物理位置信息对扫描链寄存 器进行排序；在测试设计完成后还生成了芯片的测试矢量，验证了矢量的加载的功 能和时序特性。随后阐述时序测试的基本方法，结合扫描链进行时序测试，其中构 造快速时序单元，即能产生满足a t - s p e e d 要求的扫描使能信号的逻辑单元，使得芯 片可进行严格时序要求的全速测试。 【4 】最后对本课题进行了总结，并对以后的工作进行了展望。 2 第二章g a r f i e l d 的可测性设计规划 第二章g a r f i e i d 的可测性设计规划 2 1 g a r f i e l d 芯片简介 g a r f i e l d 由东南大学国家专用集成电路系统工程技术研究中心设计，面向基于网络的控 制类应用，芯片在该类应用方面应具有相当的通用性，给系统集成商提供完整的定制服务( 板 级和软件定制) 。g a r f i e l d 使用o 1 8 u r n 标准c m o s 的工艺设计，内嵌3 2 位r i s c 内核s k b 指 令数据统一c a c h e 8e n t r y t l b w r i t eb u f f e r ，如图2 1 所示，g a r f i e l d 芯片中集成各种功能模 块包括： 8 1 6 位s p a m n o r f a l s h 接口，1 6 位s d r a m 接口： n a n df l a s h 控制器，支持n a n df l a s h 自启动； 一 1 0 m 1 0 0 m 自适应以太网m a c ； 6 4 kb y t e 高速片上s r a m ； 4 通道l o 位精度a d ： l c d 控制器，支持1 1 叮彩屏和s t n 黑白、灰度屏； r t c ，支持日历功能k w a t c h d o g ，支持后备电源； 1 0 通道3 2 位t i m e r ，支持捕获功能； 2 通道p w m ； 3 通道u a r t ，均支持红外； s s i ，支持多种串行协议( s p i s s p m i c r ow i r e ) ，支持2 个s s i 片选； 片上d p l l ，支持多种功耗模式，i d l e 、s l o w 、n o r m a l 、s l e e p 。 g a r f i e l ds o c r t c , r w d 墨i m 赫r l 粕彳e l e d e l 6 4 k b y t e s r a m al e s r a m n o r g p m c p ! ej e 耗a s | p b b r i d g e i s s l a h bb u sr o m r 1 o 8d m a u a r t + 3u 3 s d r a 鹾 s m a e m 醚材 c a c h 爨 k a k d f 1 0 1 0 0 m )h a s h a d c ( 4 )f d p l l l 3 2 r l s cc o r 霆 i| 图2 1g a r f i e l d 的整体结构图 2 2g a r f i e l d 芯片测试整体规划 g a r f i e l d 包括了以下的模块：c p u 核、片上总线、片上存储器、p l l 和a d c 等l p 模块， 其较高的复杂度对芯片可测性设计提出了严峻挑战。因此早期测试规划显得格外重要，应采 用适当的可测性设计策略来预估所有的测试问题。 3 东南大学硕士学位论文 作为测试开发中的重要部分，测试方法的选择尤为关键。v l s i 测试类型主要包括功能 测试、参数测试和结构测试三种川。以下部分将分别讨论各种测试类型，及其在g a r f i e l d 芯 片测试中的应用。 功能测试 功能测试即对待测电路加载功能测试矢量并比较测试响应。完备功能测试可以通过遍历 真值表来完成。如图2 2 所示测试一个7 4 1 8 1 a l u 的芯片，针对其各个输入端施加矢量，进 行真值表的遍历，就可测到1 0 0 的可测性故障。该1 6 b i t 的a l u 有3 8 个输入端，需要1 6 3 8 4 个向量，如果用1 0 m 的测试机将需要7 4 6 小时。在大规模芯片测试上，这种方法是不可想 象的复杂和耗时。上述分析仅仅考虑组合电路，对于时序电路，功能测试矢量的个数还会随 着存储单元个数的增加呈指数式增长i ij 。 i n l i n 2 毫 o u t p mi 高 ； i 卜 图2 27 4 1 8 1 a l u 功能测试 g a r f i e l d 芯片中随机数字逻辑部分规模达到百万门，因此针对这部分电路完成完备功能 测试是不可行的。芯片内核也属于数字逻辑部分，但由于是以硬核的形式集成于s o c 之中， 不可进行测试综合，无法自由的进行可测试性设计，故采用i p 供应商提供的测试矢量进行 功能测试。 参数测试 参数测试通过直接测量电路的参数值来判断芯片能否正常工作。参数测试可以分为d c 参数测试( 例如，短路、开路测试等) 和a c 参数测试( 例如，建立和保持时间测试等) ， 这些测试通常都与工艺相关。其中i d d q 测试是集成电路中应用广泛的参数测试方澍”j 。 正常情况下c m o s 电路在静态时漏电流很小，但如果芯片中存在某些缺陷可能会导致静态 电流增大，因此通过测量静态电流就可以判断芯片的好坏。i d d q 测试无需考虑电路的结构 和功能，这样可以有效降低测试成本。参数测试是一种非常有效的测试方法，g a r f i e l d 芯片 在a t e 上执行测试之前首先会进行连通性测试，通过连通性测试可以尽快发现芯片封装时 出现的问题。当然，仅靠参数测试是远远达不到测试要求的，在实际测试时还必须通过结构 和功能测试来保证测试的质量。 参照i p 模块本身的特性以及参数测试的特点，g a r f i e l d 芯片中p l l 和a d c 模块采用参 数测试方式测试其性能指标，随机数字逻辑部分需要i d d q 测试来检测某些特定的缺陷。 结构测试 结构测试不需要考虑电路的具体功能，只针对电路的具体结构进行测试。将电路中的物 理故障抽象成特定的故障模型，然后利用测试矢量生成算法对抽象出的故障进行测试矢量生 成。假设上述a l u 电路中总的节点数为n ，如果将电路中的物理故障抽象成晟常用的单固 定故障模型( 固0 或固1 ) ，那么测试矢量的个数最多为2 n ，远小于完备功能测试矢量的个 数。对实际中规模较大的电路，如果将功能测试矢量用于测试结构故障，那么测试覆盖率一 般不会超过7 0 1 1 】。如果选择结构测试的方法，利用可测性设计，通过结构测试矢量生成可 以达到相当高的测试覆盖率，如果能借助计算机实现自动测试矢量生成( a u t o m a t i ct e s t p a t t e r ng e n e r a t i o n ，a t p g ) ，测试矢量生成的效率将大大提高i l “。在实际应用中，结构测 4 第二章g a r f i e l d 的可测性设计规划 试已经成为集成电路尤其是数字集成电路的主要测试方式。 鉴于结构测试以上的优点，以及实验所具备的e d a 平台环境，g a r f i e l d 芯片中所占面 积最大的随机数字逻辑部分的测试将采主要用结构测试方式。 基f 以上分析同时结合芯片实际情况考惑，在g a r f i e m 芯片擐4 试中芯靖中的随机逻辑 1 1 和嵌入式存储器模块采鹃结构溅试方式内核采甩功能灏试方式| ，p l l 和a d c 模块采甩 参数测试方式随机逻辑l p 还需要采甬参数渤试方式( i d d q ) 灏试某些特定的缺陷。 2 3g a r f i e l d 芯片可测性设计方案 可测性设计( d f r r ) 作为s o c 设计中的一个不可或缺部分，已经越来越凸现其重要性 l l 】。在测试方式确定的情形下，我们将结合实际芯片对可测性设计策略进行研究”气 对于百万门级s o c 芯片g a r f i e l d 而言，其数字逻辑电路的复杂度非常高，测试时对电 路节点的控制和观察也变得十分困难，因此采用结构化的d f t 使电路的可观察性与可控制 性得到保证【1 3 1 。在结构化的可测性设计中，需要在芯片中加入额外的电路和信号，使得测 试可以按照某个预先定义的过程进行。一般设计采用的结构化数字可测性方法是扫描设计和 内建自测试。 数字扫描设计的主要思想是要提高对触发器的可控制性和可观察性。通过对电路增加一 个测试模式，使得当电路处于此模式时所有触发器在功能上构成一个或多个移位寄存器，其 输入和输出可以转化为原始输入和原始输出，这样就可以将所有触发器的状态设置成任意需 要的状态。 内建自测试( b i s t ) 是一种在芯片中为满足测试专门增加的电路和结构，它由芯片内 部产生测试激励并且分析被测电路的响应，绝大部分的测试工作可以在芯片内部自动地完 成。另外也有的b i s t 方法需要外界进行控制来半自动的进行，但是最主要的工作还是由芯 片内部的b i s t 电路完成。随着工艺的发展，s o c 存储器在芯片中所占的面积越来越大，预 计在2 0 1 4 年将达到9 0 ，所以存储器的好坏决定了芯片成品率，同时由于存储器的结构特 点，使得存储器测试需要向存储器提供大量的测试矢量激励并读出大量的单元信息。在s o c 芯片中通过各种胶连逻辑和总线传递所有信息非常困难，同时要花费大量的时间，因此采用 存储器b i s t 可以有效解决以上测试时会遇到的问题。 根据以上讨论以及结合芯片实际，针对数字逻辑模块采用的可测性设计策略是： 芯片中的随机数字逻辑i p ，例如a m b a 、d m a 等，均采用数字扫描可测性设计； 片上静态存储器采用b i s t 可测性设计； 在g a r f i e l d 芯片中，不同类型模块的测试方式不同，在a t e 上测试时要隔绝相互之间 的干扰，同时也是为了降低测试的复杂度，本文将芯片的测试模式再进行分组，将模拟l p 模块、嵌入式存储器的测试划分成一组称为宏单元测试模式；数字逻辑模块自成一组为随 机逻辑测试模式，两者在测试时相互隔离。这样整个芯片的工作模式将有三种情况：正常 功能模式、宏单元测试模式、随机逻辑测试模式。几种工作模式的切换将由专门盼芯片外 部引脚来控制。如表2 1 所示，s y s t e ms e m p 为芯片工作模式控制管脚。在宏单元测试模 式下m b i s t 和内核的测试、a d c 和p l l 模拟信号测试可以同步进行，这主要是考虑到可 以减少a t e 的测试时间，降低测试成本。 表2 1g a r f i e l d 芯片工作模式 整个芯片的测试结构体系如图2 3 所示： 5 东南大学硕士学位论文 卜广广 1 4 卜 到 玑、1 + 。 ii 匕 ，j - l l i ：i ：i 眦 “i t h n r 娜1 0卜 螂1 1 卜 卿1 2卜 宏单元测试 h叫 麓艇。黼 i p ，s i一d 艄黼 脚 s e 图2 3g a r f i e l d 整体测试结构图 2 4 本章小结 本章首先介绍了g a r f i e l d 芯片的基本结构，通过比较集成电路三种常用的测试方法，即 功能测试、结构测试和参数测试，提出了g a r f i e l d 芯片测试的整体规划。然后介绍了基本可 测性设计的两种方法，提出了g a r f i e l d 芯片的可测性设计规划。最后对g a r f i e l d 芯片进行了 测试模式的划分，构建了整个芯片的测试体系结构。 6 第三章嵌入式存储器的可测性设计研究 第三章嵌入式存储器的可测性设计研究 3 1 存储器故障类型 各种类型的嵌入式存储器据了s o ( 2 芯片的大部分区域，由于它们的布局很密因此出现 故障的情况非常复杂，成为整个芯片中最难测试的部分。存储器测试时，一般只考虑简化的 功能故障。【l 】中给出了将功能故障和电气故障抽象成简化功能故障的详细过程。通常考虑的 有地址、单元粘连、单元转换、耦合、模式敏感( p a t t e m - s e n s i t i v e ) 以及动态故障( 如d a t e r e t e n t i o n 故障) 等。下面对存储器中经常发生的故障类型作了简要的说明。 存储器的故障可能发生在地址解码电路、读写电路和存储单元中，可以分为以下几种： 地址解码故障： 一个地址不能选通任何存储单元； 一个地址同时选通了多个存储单元； 没有地址能选通一个存储单元： 多个地址同时选通一个存储单元。 存储单元中的故障： s t u c k - - a tf a u l t ( s a f ) ，存储单元被常置为0 或1 而不能改变其逻辑值； b r i d g i n gf a u l t ( b f ) ，两个或多个存储单元之间发生电路短接，b r i d g i n gf a u l t 是双 向故障。任何一个存储单元值的改变都会影响其它单元的逻辑值发生变化， b r i d g i n gf a u l t 也分为a n db r i d g i n gf a u l t 和o rb r i d g i n gf a u l t l t r a n s i t i o n 故障( t f ) ，存储单元在由“0 ”变为“l ”时或由“l ”变为“0 ”时的 逻辑值出错 c o u p l i n g 故障( c f ) ，这种故障发生在两个相邻的存储单元之间，又可细分为 i n v e r s i o n 故障( c f i n ) ，i d e m p o t e n t 故障( c f i d ) 和s t a t e 故障( c f s t ) ，i n v e r s i o n 故障指一个存储单元的逻辑值改变时引起其它存储单元的逻辑值改变：i d e m p o t e n t 故障指一个存储单元的逻辑值改变时给其它存储单元赋一个确定的逻辑值；s t a t e 故障是指两个相临的存储单元在特定的状态下将引起其它存储单元的逻辑值的改 变， d a t er e t e n t i o n 故障( d r f ) ，即存储单元在规定的时间内不能保存逻辑值。 对于嵌入式存储器的测试而言，b 1 s t 已经成为最常用的测试方法。由于存储器本身的 规则结构，只需要l 2 的面积开销就可以实现b i s t 结构，而测试速度比传统的存储器 测试要快2 3 个数量级。 3 2 存储器b i s t 目前对于嵌入式存储器的测试主要有两种方法：利用a t e 中的a p g 模块进行测试和采用 m b i s t 进行测试。对于现代a t e 而言，大都支持利用内置的a p g 模块( a i g o r i t h m i cp a t t e r n g e n e r a t o r ) 钡l j 试芯片中的m e m o r y 部分。如果使用a p g 来测试嵌入式存储器，则对于每一片 m e m o r y 而言都要求具有外部的测试接n ( t e ga c c e s s ) ，这样a p g 模块就能能直接访问所有的 m e m o l y 。根据摩尔定律，s o c 芯片的规模将日益扩大，而外部的基本输入输出端口数增加并 不多，因此若为所有内部存储器提供外部接口则代价十分大。另外，嵌入式存储器存取的速 度相当快，而相对而言a t e 运行的频率比较低，因此很可能无法进行a t - s p e e d 澳u 试，从而不 7 东南大学硕士学位论文 能检测出许多与时序相关的故障，降低了故障覆盖率。 目前绝大多数s o c 内部的存储器都采用b i s t 的方法进行测试，因为存储器测试需要给 存储器提供大量的测试矢量激励并读出大量的单元信息，而在一个嵌入式核芯片中，通过各 种胶连逻辑和总线传递所有信息非常困难，因此存储器b i s t 成为必须使用的方法。 存储器b i s t 一般可以分为两种：1 ) 基于处理器的m b i s t ；2 ) 由单独硬件实现的m b i s t 。 s o c 芯片中一般都集成有一个甚至多个处理器核，利用处理器核来测试内部的存储器可以充 分利用现有的硬件资源如j t a g 接口，不需要额外的硬件开销，节省了芯片的面积。而且采 用编程的方式来实现m e m o r y 的测试十分简单，并且具有很大的灵活性，只须简单的修改几 条指令，便可以实现新的算法。 通用的m b i s t 结构如图3 1 所示： 一一1 图3 1m b i s t 结构原理图 根据接口来分，m b i s t 可以分为串行方式和并行方式；而根据地址序列的产生方式， m b i s t 可以分为顺序产生地址( 线性计数器) 和伪随机序列产生地：i 吐( l f s r ) 。与利用处理器核 来测试相比，采用单独的b i s t 电路速度要快得多，测试时间大约比前一种方法少一个数量 级。 3 3g a r f i e l d 芯片中s r a m 的测试算法和可测性实现 g a r f i e l d 芯片中的s r a m 的测试采用了m a r c h 测试算法。m a r c h 测试由一系列的m a r c h 元素组成，每个m a r c h 元素都包含了一系列按顺序执行的操作。值得注意的是m a r c h 元素 必须按地址递增( f i ) 或递减( 上1 ) 的顺序作用于每个存储单元。 g a r f i e l d 芯片中采用以下四种m a r c h 算法： i a r c h l r ： 价( w o ) ；u ( ，o ，d x f ( ，1 ，w o ，o ，w 1 ) ；f ( r l ，w o l f l ( ，o ，w l ，r l ，w o ) ；介( ，o ) ) m a r c h c ： 价( 们x t ( ，o ，w 1 ) ；, o ( r 1 ，加) ；u ( ，o ，w d l i i ( ，1 ，w o ) ；f p o ) ) m a t s + + ： 价( 们x f l ( ，o ，w i ) ；, u ( ，1 ，w o ，o ) ) 8 第三章嵌入式存储器的可测性设计研究 r e t e n t i o n ： 仃( w o ) ；, d e l a y ；( ，o lf f ( w 1 ) ；, d e l a y ；u ( r l ，w o ) j 其中，w 代表写操作r 代表读操作。注意上述操作中的0 和1 只是标记，在实际测试中 通常为多位( g a r f i e l d 芯片中为1 6 位) 向量，0 和l 代表的向量关系为按位取反。各种算法 的复杂度以及所能检测到的故障类型如表3 1 所示： 表3 1 各种m a r c h 算法的复杂度以及所能检测到的故障类型 故障类型 算法名称复杂度a fs a f3 1 ：d r f c f i nc f i dt f # c f m a r c h l r1 4 n44444 _ 。_ 。_ - 。- 一- 。 m a r c h c l o n 444-44 - - - - - - - - - - 一- - - 一 h t s + +6 n44 - - - _ _ _ _ - _ 。一。- 一。 r e t c n t i o n -一 j -一 - 。_ _ _ - 。_ 。 表3 1 中的n 是s r a m 中存储单元的个数。以m a r c hl r 算法为例，m a r c hl r 算法包 含1 4 步操作，由于m a r c h 算法要求对每步操作对所有单元都执行，因此算法的复杂度为1 4 n 。 表中的t f 蛇f 表示t f 与c f 的关联故障。 m a r c h 测试的规则性使得它最适用于m b i s t ，g a r f i e l d 芯片中m b i s t 的核心是上述几 种m a r c h 算法的硬件实现。 g a r f i e l d 芯片中h _ m i s t 的基本结构如图3 2 所示： p a s s f a i l 正常数据 图3 2m b i s t 的基本结构 其中地址生成器可以用l f s r 或计数器实现，尽管l f s r 能节省电路面积，但需要s r a m 地址空间为2 ( 后= 1 , 2 ，k ) 在g a r f i e l d 芯片中，地址生成器用计数器实现。数据选择器 用于正常工作时的数据、地址与测试模式下的数据、地址的切换。数据生成器用于生成自测 试时所需要的多位向量。b 1 s t 控制器实际上是实现m a r c h 算法的有限状态机。 9 东南大学硕士学位论文 3 4g a r f i e l d 中m b i s t 的系统结构 在本文中所提出的m b i s t 通过扩展j t a g 扫描链进行初始的配置以及移出最终的测试 结果。j t a g 是j o i n tt e s t a c t i o ng r o u p 的简称，最初是用来对芯片整体进行测试的。 基本原理是在器件内部定义一个t a p ( t e s ta c c e s sp o r t ；测试访问接口) 通过专用的j t a g 测试工具对进行内部节点进行测试嘲。图3 3 是j t a g 与m b i s t 系统集成的示意： 图3 3m b i s t 与j t a g 的连接 3 5 存储器的b i s t 测试过程与结果 下面介绍m b i s t 的测试仿真流程： 1 通过指令对t a p 进行配置，r a m b i s t 模块中的模式配置寄存器将处于t d i 和t d o 之间，以下是仿真时的相关指令： l o a d _ _ l n s t ( s c a n _ n ) ； s h i f t i nd r ( 4 ，s c a n _ p a t h s ) ； l o a di n s t ( e x t e s t ) ； 其中，s c a nn 和e x t e s t 是移入指令寄存器的指令，它们的值分别为4 b 0 0 1 0 和 4 b 0 0 0 0 。这两条指令分别用来选择所需的扫描链以及将所选择的扫描链连接在t d i 和t d o 之间s c a np a t h 5 是选择扫描链5 所需要的移入扫描链选择寄存器的值，其值为4 1 3 0 1 0 1 。 2 通过数据串行移入，配置模式寄存器来选择自测试所采用的算法、多位向量。 1 0 第三章嵌入式存储器的可测性设计研究 s h i f t _ i n ( 2 0 ，n u m ) ； 其中2 0 表示寄存器的位数，h u m 是4 8 8 0 8 ，表示选择的是m a t s + + 算法。 3 在自测试过程中或是自测试完成后，将模式配置寄存器中的值串行移出就可以知道 是否检测到故障以及一些出错的信息。 s h i f t _ o u t ( 2 0 ，n u n i ) | 表示移出2 0 位的模式配置寄存器的最终值。 图3 4 是m b i s t 的仿真波形，包括了j t a g 各个接口的信号： 3 6 本章小结 图3 4m b i s t 仿真波形 本章首先介绍了存储器故障模型和内建自测试的原理，然后介绍了b i s t 结构，本章给 出了芯片内部存储器的b i s t 可测性设计的方案；b i s t 电路实现了用于m e m o r y 测试的四种 m a r c h 算法，覆盖了m e m o r y 中常见的故障。 东南大学硕士学位论文 第四章随机逻辑单元的可测性设计与实现 4 1 故障模型 芯片在制造和使用过程中会出现各种不同的缺陷( 例如工艺缺陷、材料缺陷等) ，缺陷 可以表现为不同的物理故障，许多物理故障很难测试和诊断。为了降低故障处理以及测试矢 量生成的复杂度，有必要将物理故障抽象成故障模型。故障模型与电路模型紧密相连，对各 种不同的电路模型，抽象出的故障模型也各不相同l l 】。本节讨论二种常见的故障模型，即单 固定故障模型、i d d q 故障模型。 4 1 1 单固定故障模型 s t u c k - a t 故障模型将芯片中各种不同的物理故障抽象成电路内部节点固定为逻辑值0 或 l 。s t u c k - a t 故障模型与工艺不相关，在测试矢量生成时，都是假设电路中只存在单个s t u c k - a t 故障。对于有h 个节点的电路。如果假设各节点的s t u c k - a t 故障可以同时出现，那么，电路 中的故障总数为3 “一l ；但如果采用单固定故障模型，那么电路中总的故障数仅为2 玎，故 障总数大大减少。单固定故障能进行故障压缩，通过故障压缩可以进一步减少故障个数，常 用的故障压缩方法包括等价故障压缩和支配故障压缩。 等价故障压缩和支配故障压缩 对组合逻辑电路，故障f 和g 等价是指对任意输入x ， z “x 产z g ( x ) z “x ) 和z g ( x ) 分别表示组合电路中存在故障f 和g 时电路的输出。对等价故障，只需针 对其中一个故障进行测试矢量生成就可以得到所有等价故障的测试矢量。时序电路的故障等 价要求存在故障f 和g 的电路n f 和n 。有相同的状态表，这在实际电路中出现的可能性很小， 一般时序电路的故障等价都是针对特定的测试序列而言的。 假设t g 为故障g 的测试矢量集，如果在t 。下，故障f 和g 功能等价，则称f 支配g 。 同样，在测试矢量生成时只需针对故障g 即可。支配故障压缩只适用于组合电路而不适用于 时序电路。 下面以图4 1 所示的或非门为例来说明等价以及支配故障压缩过程，输入端a 、b 的所 有s - a - i 故障等价于输出端的s - a - 0 故障，经过等价故障压缩后电路中剩余的单固定故障为a s - a 0 ，bs - a 0 ，zs - a _ 0 ，zs - a 1 。故障as - a o 的测试矢量集为1 0 ，1 0 同时也能检测到故障 zs - a 1 ，即，zs - a 1 支配as - a - 0 。这样，经过故障压缩，或非门中原有的6 个单固定故障 减少为现在的3 个。实际上，对一个控制值为c ，翻转性为i ( 逻辑门的翻转性用i 表示。如 果该逻辑门的输出存在反相，i 为l ，反之为0 。逻辑门的控制值用c 表示。当逻辑门的一个 输入为某一逻辑值时，电路的输出不依赖于其它输入，则称该逻辑值为逻辑门的控制值。) 的逻辑门，其输入端的所有s a - c 故障功能等价于输出端的s - a - ( c 毋i ) 故障；其输出端故障 s 州i 由i ) 支配任何输入端故障s a - 苞。 图4 1 或非门 即使电路中同时存在多个s t u c k - a t 故障，用于测试单固定故障的测试向量对多s t u c k - a t 故障仍有很高的故障覆盖率。此外，很多其它类型的故障( 例如桥接故障、转换故障等) 的 测试矢量生成都可以转化为单固定故障的测试矢量生成问题来解决【1 9 1 。 1 2 第四章随机逻辑单元的可铡性设计与实现 4 1 2i i ) d 0 测试 c m o s 电路的一个重要特性是在稳定状态下电流几乎为零，而所谓的稳定是指输入不 变并且电路处于静止状态。如图4 2 ( a ) 所示一个无缺陷c m o s 反相器，当输入变化时，电流 升高，开关完成后，这个电流定义为静态电流，即i d d q ，此时i o d q 的值非常小。但是在 有缺陷的电路中，如图4 2 ( b ) 所示，当开关结束后，i d d q 仍然继续保持很高的电流，这样 通过测量i d d q ，并与标准器件的电流值相比较，可以判断器件的好坏。 o u t 酶 42(a)42(b) 图4 2r d d