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信号的种类及其对应的标准(个人整理)(2012-06-17 20:45:30)标签：信号种类标准ttlcmoslvttlecllvdscml分类：硬件类一.TTL1.定义全称Transistor-Transistor Logic,即BJT-BJT逻辑门电路，是数字电子技术中常用的一种逻辑门电路。TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑1，0V等价于逻辑0，这被称做TTL（晶体管-晶体管逻辑电平）信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术,TTL电路是电流控制器件。TTL输出高电平2.4V，输出低电平=2.0V，输入低电平=4.45V；VOL=3.5V；VIL=2.4V；VOL=2V；VIL=2.0V；VOL=1.7V；VIL=0.7V。LVTTL与TTL类似，这里不再累述。三.ECLECL(Emitter Coupled Logic）即发射极耦合逻辑电路，也称电流开关型逻辑电路。它是利用运放原理通过晶体管射极耦合实现的门电路。ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状 态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。由于单元门的开关管对是轮流导通的，对整个电路来讲没有截止状态，所以单元电路的功耗较大。 从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信号的缓冲作用。在所有数字电路中，它工作速度最高，其平均延迟时间tpd可小至1ns。ECL电路是由一个差分对管和一对射随器组成的，所以输入阻抗大，输出阻抗小，驱动能力强，信号检测能力高，差分输出，抗共模干扰能力强。但是由于单元门的开关管对是轮流导通的，对整个电路来讲没有截止状态，所以电路的功耗较大。电路：两输入或门/或非门：分析：整个电路可分为三大部分：电流开关、定偏电压源、射随器输出。1：电流开关：由T1、T2及负载电阻RC1、RC2， 耦合电阻RE构成，完成或及或非功能。RP为下拉电阻。当A、B开路时 ：VE=VBB-VBE2设A、B至少有一个高电平，则VE上升，T2截止，VC1为低电平,VC2输出高电平此时： VE=VOH-VBE1VC1=0V=高电平，VC2=-2IE2RC2设A，B全为低电平，T1截止，T2导通,VC1高电平,VC2低电平VC2=0V=高电平，VC1=-1IE1RC1=低电平，所以：VC1=（A+B）,VC2=A+B2：射随器输出由T3，T4，RO1，R02构成。加射随器首先解决了负载能力问题。其次，降低了输出电平：VOH=-VBEVOL=-IERC-VBE设 VBE3=VBe4IEIRC1=IE2RC2则两个输出端0 1电平分别等值现在分析耦合问题设：VA=VOH=-VBE则：VC1=-IE1RC1VCB=- IE1RC1+VBE根据非饱和要求，应有VCBO- IE1RC1+VBEO（- IERC-VBE）+VBE-VBEVOL-VOH-VBEVOH-VOHVBE于是：ECL电路逻辑摆幅小于VBE。3参考电压源VBB：由 R1、R2、D1、D2、T5构成。考虑单输入端ECL单元当VA=VBB时，T1、T2导通能力相当VC1=VC2Vor=Vnor此时，VA微弱的变化将使输出电平确定。因此可以认为：最佳抗干扰设计：当温度变化时，VOH，VL变化，于是VBB应跟随变化。将VOH，VL代入：VBB= - VBE这就是对参考电源的要求分析参考电压源当D采用BE结，适当地选了以R1, R2数值。可使VBB保持在高、低电平的中点。ECL电路的高速性能可以从以下几个方面反映出来：A：逻辑摆幅小，节点电流充放电幅度小，时间短。B：晶体管不进入饱和，无存贮时间。C：定偏管T2工作于共基极状态，输入管T1基极电位变化幅度小，相当于定偏管电流作为输入信号，通过射极传递到集电极，故T1类似于共基使用，频响好。四.LVDSLVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑1和逻辑0状态。LVDS的电特性，包括：低摆幅（约为350 mV）；低压摆幅，恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本；具有相对较慢的边缘速率，LVDS具有高速、超低功耗、低噪声和低成本的优良特性.LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。五.CMLCML即Current Mode Logic，也就是电流模式逻辑，CML电路主要靠电流驱动，可以说CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，使用时直接连接就可以，基本上不需要在IC外面做匹配，此特点使单板硬件设计更简单，单板看起来更简洁，CML的摆幅较小，功耗比较低。CML输出结构：如上图所示，CML的输出电路形式是一个差分对，该差分对的集电极电阻为50ohm，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML的输出负载为一50ohm上拉电阻，则单端CML输出信号的摆幅为VCC VCC-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合至50ohm负载，这时的直流阻抗由集电极电阻决定，为50ohm，CML输出工模电压变为VCC-0.4V，差分信号摆幅仍为80