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d c s c a n ：一种低功耗的扫描测试结构 摘要 为保证电子产品的质量和可靠性，对集成电路进行测试必不可少。近几十年来，随 着超大规模集成技术的迅猛发展，芯片的规模和集成度大幅度增加，对集成电路进行测 试越来越难。传统的测试方法已经不能满足人们对系统可靠性的要求。要解决这些问题， 迫切需要采用新的测试理论和技术。为此，人们提出了可测性设计( d e s i 盟f o rt c s t ，d f t ) 方法。全扫描设计是最重要、也是应用最广的d f t 方法之一。但是，全扫描设计存在 测试应用时间过长、测试数据量过大、测试功耗过高等缺陷。 目前，在针对扫描设计的研究中，有些专注于测试费用的降低，有些专注于测试功 耗的降低。但至今仍没有一个比较完善的，既能保持较低的扫描测试费用，同时又能降 低电路测试功耗的方法。事实上，为了降低测试费用，一般都需要增强电路工作的并行 性，这会使得电路内部跳变更加频繁，电路测试功耗居高不下。所以，使两者同时降低 是很困难的。 利用电路中扫描单元间的相容关系，本文提出了一种低功耗的扫描测试结构 d c s c 觚结构。在此结构中，彼此相容的扫描单元被置于同一扫描分段中。由于相容扫 描单元的测试数据相同，测试数据扫描沿相容扫描分段移入c u t 的过程中不会产生跳 变。因而，电路的测试功耗大大降低。在此基础上，我们在一般的d c s c 觚中引入异或 和异或非相容的概念，构成一个扩展扫描结构。实验结果表明，相比一般的d c s c 锄结 构，扩展结构不但测试费用有所降低，功耗也同时降低。而且，与同样利用了异或和异 或非相容性质的扩展相容性扫描树结构相比，在保持扫描测试应用时间都比较低的基础 上，扩展d c s c a n 结构的测试功耗更低。 由于d c s c a n 结构建立在扫描单元之间的相容关系上，没有考虑布线因素，d c s c 趾 结构中的布线长度可能过长。过长的布线长度意味着额外的硬件开销，且容易引起时延 或者布线拥塞等问题。为了降低d c s c 锄结构的布线长度，我们提出了两种方法。一是 通过对扫描单元进行重排序，使得同一个扫描分段中的布线长度最短。另一种方法则是 在扫描结构构造过程中即考虑布线因素，对和线长度进行限制，防止过长布线的出现。 实验结果表明，这两种方法，特别是第二种，都取得了很好的效果。 关键词：全扫描设计；测试费用；测试功耗；芯片布线 i i 硕j j 学位论文 a bs t r a c t n o w a d a y s ，d i 西ts y s t e m sa r ew i d e l yu s e di nd a i l yl i f e i i l t e g r a t e dc i r c u i t ( i c ) s e r v e sa u st 1 1 e m o s ti m p o n a l l tp a r ti na l lk i n d so fd i 百t s y s t e m s 1 1 1r e c 胁td e c a d e s ，w i t h 廿l er a p i d d e v e l o p m e n to fv e ql a 唱es c a l ei n t e 黟a t i o n ( v l s i ) t e c h n i q u e ，m ed e n s i t yo f 仃a i l s i s t o r s i n c r e a s e s 出a m a t i c a l l y ，w h i c hm a l 【e sv l s it e s t i n gah u g ec h a l l e i l g e t r a d i t i o n a lm e l o d s c 锄o tc o l p ew i n l 廿1 ed e v e l o p m e n to fi c ，1 u s 廿1 ed e s i g n 内rt e s t a b i l i t y ( d f t ) t e c h n i q u e sa r e i n 仃o d u c c d f u l l s c a i lt e s t i n gi so n eo ft l l em o s t 妇p o r t a i l td f t m e m o d o l o 西e s h o w e v i t s 印p l i c a t i o ne 伍c i e i l c ys u 行弧劬mp r o l o n g e dt e s t 印p l i c a t i o nt i m e ，h u g et e s td a t av o l u m e 锄d m g ht e s t p o w e s of a r ，眦o n g 证l er e s e 鲫c hw o f k sf o rs c a nt e s t i n 岛s o m eo f 也e mf o c u so nt e s tc o s t r e d u c t i o n ；o m e r sf o c 吣o nh o wt or e d u c et e s tp o w 既u n a t e l 弘f e wm e t l l o d s 垂v e a t t e l l t i o nt or e d u c i n gb o t ht e s tc o s ta 1 1 dt e s tp o w 既i l lf a t 0 鼻e d u c et e s tc o s t ，w en e e dt o e n h a n c em ep a r a l l e l i s mo ft e s tt ot l l ec i r c u i t su n d e rt e s t ( c u t ) ，w h i c hw o u l dr e s u l t si nm o r e n 觚s i t i o n s “n gt e s t i n g t h u s ，t e s tp o w e ri sq u i t eh i g h t 1 1 i st 1 1 e s i s p f o p o s e s an o v c l p o w e r a w a r ea r c l l i t e c t u r e d c s c 舳 b 硒c dn l e c o m p a t i b i l i t i 懿o ft 1 1 es c a nc e l l s i i lm i sa r c h i t e c t u r e ，t l l e r ei sn o 搬l i l s i t i o n 、：i l i l es h i 俪n gi nt e s t d a t a t h l l st e s t 印p l i c a t i o nt i m e 锄dt e s tp o w e ra r ei i m s t i c a l l y 根l u c e d a r c ri n 仰d u c i n gt l l e c o n c e p t so fx o r a l l dn x o r - c o m p a t i b i l i t i e s ，n l ee x t e l l d e dd c s c a l l 锄洄t e c t u r ea c l l i e v e s l o w c rt e s tp o w e r 锄ds h o r t e rt e s t 印p l i c a t i o nt i m ec o m p 鲫e dw i mm a to fd c s c a l la r c _ 1 1 i t e c t l l r e f l l r m 锄0 r e ，c o m p a r e d t oe 灿e n d e d s c 孤t r 优础址t e c t u r e ， w h e r cx o r a n d n x o r c o m p a t i b i l i t i e sa r ea l s oi n 仃0 d u c e d ，o u re x t e l l d e dd c s c 锄a r c h i t e c t u r ep u t s0 nam o r e e 伍c i tp e r f o 瑚a i l c ei nr e d u c i n gt e s tp o w 瓯 t h o u g l lm ee x t e l l d e dc o m p a t i b i l i t i e ss c 锄旬r e ea r c h i t e c t u r er e d u c e st e s tc o s td r a s t i c a l l y ， i t sw i n gl g n li ss 01 0 n g l 0 n g e fw i f i n gl e n g mm e 锄se x 触h 枷w a f ea r e p m b a b l yc a u s c s c l o c kd e l a ya i l dr o u t ec o n g e s t ，w h i c hh u n st 1 1 ep e 而肋a i l c eo fc u t t os o l v et h i sp r o b l e l l l ， t l l i st l l e s i sp r o p o s e s 觚os o l u t i o n s o n ei ss c a l lc e l l sr e o r d e r i n g 锄dt h eo m e ri s1 0i n t r o d u c ea 谢r i n gl g n l 0 1 ds oa st oa v o i dt h ea p p e a r a n c eo ft o o1 0 n gw i 五n g e x p 甜m e n t a lr e s u l t s s h o w st h a tt h e s e 俩os o l m i o n sa r ee 伍c i e n t l yr e d u c ew i r e1 e n g m ，e s p e c i a l l yt h es e c o n do n e k e y w o r d s ：f u l ls c a nt e s t i n g ，1 r e s tc o s t ，1 陀s tp o w e ll a y o u t i i l d c s c a n ：一种低功耗的扫描测试结构 插图索引 图2 1 测试原理示意图8 图2 2 一个单固定型故障的例子1 0 图2 3 用于测试生成的故障模拟1 0 图2 4 扫描设计工作框图14 图2 5d 触发器1 4 图2 6 扫描单元14 图2 7 扫描设计方案1 5 图3 1 正常相容和非相容的扫描单元18 图3 2 测试集和对应的扫描树结构。1 9 图3 3 d c s c a i l 结构及对应的测试向量2 1 图3 4 过长扫描分段的处理2 2 图3 5d c s c a i l 扫描移位过程实例2 3 图3 6 应用规则1 减少扫描输出个数。2 5 图3 7 应用规则2 减少扫描输出个数2 5 图3 8 应用规则3 减少扫描输出个数2 5 图3 9 扩展的d c s c 弛结构及对应的测试集2 6 图3 1 0 基本实验流程2 7 图3 1 1 扩展d c s c a i l 结构测试应用时间的减少2 9 图3 1 2 扩展d c s c a i l 结构测试功耗的降低2 9 图3 1 3 扫描树结构与d c s c a i l 结构扩展前后功耗降低效率对比3 0 图3 1 4d c s c 锄数据源控制结构3 0 图3 1 5d c s c a i l 级联数据源控制结构3 1 图3 1 6 硬件开销对比3 l 图4 1 便宜算法描述3 l 图4 2 扫描单元重排序后布线降低百分比3 5 图4 3 扫描单元重排序后布线长度与单链布线长度的对比3 5 硕l ：学位论文 附表索引 表1 1v l s i 芯片的现在和未来l 表3 1d c s c a i l 结构中扫描测试费用2 8 表3 2 扩展d c s c a n 结构中扫描测试费用2 8 表4 1s 5 3 7 8 电路加限制的布线优化结果3 7 表4 2s 9 2 3 4 电路加限制的布线优化结果3 7 表4 3s 1 5 8 5 0 电路加限制的布线优化结果一3 7 表4 4s 3 5 9 3 2 电路加限制的布线优化结果3 8 表4 5s 3 8 4 17 电路加限制的布线优化结果3 8 表4 6s 3 8 5 8 4 电路加限制的布线优化结果3 8 表4 7d c s c a n 结构中的最优布线阈值3 9 表4 8 扩展d c s c 锄结构中的最优布线阈值3 9 硕i ：学位论文 湖南大学 学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的 研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或 集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均 己在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名： 截甩 日期： 叼年6 月l 日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保 留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借 阅。本人授权湖南大学可以将本学位论文的全部或部分内容编入有关数据库进行 检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 本学位论文属于 l 、保密口，在年解密后适用本授权书。 2 、不保密囱。 ( 请在以上相应方框内打“ ) 作者签名：栽；绉 新签名：，1 】卟 日期： 日期：日日堋月月 ，汐，d 年年 叶呵 顺i 。学位论文 第1 章绪论 数字集成电路( i n t e 酬e dc i r c u i t ，i c ) 测试的发展是同数字系统中的元件、结构、 应用，尤其是数字计算机的发展紧密联系的。目前，数字系统已经广泛应用于各个行 业。但是，在集成电路的设计以及制造过程中不可避免的会出现问题。为保证数字产 品的可靠性，对其进行测试是一个必不可少的环节。随着v l s i 设计集成度和时钟频 率的大幅度提高，测试费用偏高的问题日益突出。比如，测试应用时间过长，测试数 据量过大，过多硬件代价以及布线难度的增加等，这些都对集成电路测试技术的发展 形成了严峻的考验。因此，如何降低数字电路测试费用成了近年来的焦点问题，取得 了一系列的研究成果。但是，为了更有效率地对电路进行测试，势必提高被测电路 ( c i r c u i tu n d e rt e s t ，c u t ) 的并行性，电路中各部件的活跃程度大大增加，由此带 来了测试功耗过高的问题。于是，寻找一种测试费用低，效率高，而功耗又相对较低 的数字集成电路测试方法便成了当务之急的研究任务。 1 1i c 测试技术发展概况 i c 自诞生至今经历了大半个世纪。1 9 5 2 年g w a d u m m e r 在美国工程师协会的 座谈会上第一次提出了关于i c 的设想【l 】。i c 的发展经历了小规模、中规模、大规模、 超大规模和特大规模几个不同的阶段，随着制造技术及工艺的高速发展，其性能( 如 集成度、速度等) 在不断地大幅度提高。今天的i c 正在向系统芯片( s y s t e m o n a c h i p ， s o c ) 的集成方向发展。表1 1 是美国半导体工业协会( s i a ) 提出的实现目标【2 1 ，从中 可以看出，集成电路的发展呈现出特征尺寸不断减小，集成度、工作频率不断提高等 特点。 表1 1v l s i 芯片的现在和未来 为了保证生产出来的电子产品的可靠性并使其有良好的工作性能，在i c 设计的 末期需要对电路进行测试。一般来说，i c 故障测试的目标在于故障检测和故障诊断。 广义上讲，它是一项贯穿门级、芯片级、p c b 板级和系统级等多层次化的较为复杂的 d c s c a n ：一种低功耗的扫描测试结构 研究课题。而要分别在门级、芯片级、p c b 板级、系统级检测相同的故障，测试代价 将依次以1 0 倍量级增长【引，且随着电路输入管脚数及时钟频率的增加成指数增长。这 意味着，越早检测到故障，越对我们有利。 据统计，在当今的i c 生产过程中，故障测试成本的比重超过i c 整个生产成本的 7 0 【4 1 。其中，测试生成是针对特定的c u t 寻找合适的测试激励的过程。测试生成时 间是产品设计周期内最长的阶段，大约占据了整个产品设计与生产总时间的4 0 。而 产品投入市场的时间延后半年会导致产品利润降低3 3 【3 1 。随着单片超大规模集成 ( v c 口l a r g es c a l ei n t e 斟a t e dc i r i t ，v l s i ) 电路功能的日益复杂和集成密度的倍增， 早期的人工测试和穷举测试法已难以满足实际需要，高质量、低成本的集成电路故障 测试技术的发展变得越来越具有紧迫性和挑战性。近年来，自动测试生成【5 刁】 ( a u t o m a t i c t e s tp a t t e m g e n e r a t i o n ，a t p g ) 、可测性设计【8 】和内建自测试【9 - 1 1 】( b u i l t i n s e l f 二t c s t ，b i s t ) 等更为先进的测试技术和策略成为了研究热点。 a t p g 是一种自动化方法。它利用电路结构信息自动推导出c u t 的测试向量，对 c u t 加载测试激励并观察其输出的测试响应，然后从故障集中剔除已检测的故障。 简单而言，d f t 是指为了降低测试难度而对c u t 进行的相关设计工作。它要求电 路设计工程师在进行前期设计时就要考虑到所设计的电路是否易于测试，需要i c 设 计部门制定周密细致的电路的d f t 规范和规则。 内建自测试则是一种新的测试策略。深亚微米下，i c 中所存在的动态失效结构的 检测对测试方法的敏感度要求非常高。而采用原先的半导体材料和工艺制造的昂贵的 自动测试设备( a u t o m a t i ct e s te q u i p m e n t ，a t e ) 无法跟上最新i c 高速时钟频率的要 求，并且存在难以克服的a t e 探针和高速i c 芯片引脚接入效应等问题。于是，就提 出了将原本置于传统a t e 中的测试产生电路、测试响应电路和特征分析电路嵌入到i c 芯片中去的新策略，即内建自测试技术。 1 2 扫描测试发展概况 众所周知，与逻辑电路中电路状态仅取决于当前输入不同，时序电路中电路各部 分的状态既取决于电路当前的输入，还取决于前一时刻的电路状态。这使得时序电 路的测试产生非常困难和复杂。为了降低难度，不得不进行d f t 。目前，为解决这一 问题的d f t 方法主要有扫描设计，边界扫描以及内建自测试等。其中，扫描设计被 认为是时序电路可测试性设计的一种最有效的方法。利用扫描设计，电路内部触发器 中的值可以通过扫描移位被观察到，同时也可以通过扫描移位将电路内部的触发器设 置成所期望的逻辑值，这从本质上提高了时序电路的可观察性和可控制性。扫描设计 可以大大简化系统的测试过程，因此越来越引起各方面的重视【1 2 。14 1 。目前，大多数的 系统都采用这种设计方法。 现有的各种扫描测试方法在不同程度上均存在着测试费用过高的问题。其中主要 2 硕i ：学位论文 包括测试数据量过大，测试应用时i 日j 过长、测试功耗过高等。近几年来，关于低费用 测试，涌现出大量新的技术。现总结如下。 1 2 1 测试数据压缩技术 测试过程中需要存于a t e 中的数据包括测试激励数据以及预期的测试响应特征 值两部分，本文中测试数据主要是指测试激励数据。随着集成电路制造工艺水平的提 升和芯片面积的增加，v l s i 电路测试需要越来越多的测试数据。比如：在中科院计 算所设计的龙芯2 号芯片中，完成一个完整的测试大概需要2 g 位的测试数据i l 引。如 果芯片中集成多个数字芯核，那么测试数据将更为庞大。数量巨大的测试向量会带来 很多问题。首先，测试设备需要比较大存储容量的r o m 来存储这些向量；其次，为 了将测试数据从测试设备传输到芯片，需要非常多的测试通道；同时，为了提供实速 测试，测试设备需要有非常高的时钟频率。所有这些问题，固然都可以通过更换高档 的测试设备来解决，然而使用越高档的测试设备意味着芯片的测试成本也越高。因此， 简单升级测试设备并不是一个很好的解决方案，需要寻求新的方法，如测试压缩技术 或者新的测试结构等。 测试压缩能够有效地减少测试数据量，也能够降低对测试数据存储容量和测试设 备数据传输通道的需求，还可以减少测试应用时间和测试功耗。一般地说，目前主要 是利用数据压缩算法，在芯片中放置解压缩硬件，达到以较少的数据量和较短的测试 应用时间来测试电路的目的。编码压缩在视频图象压缩中广泛使用，因此很容易想到 将它应用到测试数据压缩中。g o l o m b 编码是一种变长到变长的编码，可以利用g o l o m b 编码【1 6 】对测试数据压缩，g o l o m b 编码的解码电路面积开销也比较小。f d r 编码【1 7 】充 分利用了测试数据中o 、1 分布的特点，通过改造g o l o m b 编码，在类似解码器面积开 销的情况下，提高了压缩率。其它的编码形式，诸如游程编码【18 1 、哈夫曼编码f 1 9 ，2 0 1 、 几何编码【2 1 1 、l z h 编码【2 2 】等等均可用于压缩测试数据 广播式压缩方法利用同一组向量来对不同子电路进行测试，在硬件实现上一般都 采用共享扫描输入结构。文献 2 3 】提出了将同一组向量广播到电路不同部分的测试方 法。整个电路包含了两个待测子电路c u t ( 1 ) 和c u t ( 2 ) 。它们可以共享部分测试向量， 对于剩余的故障，使用确定性a t p g 算法产生测试向量。伊利诺伊( i l l i n o i s ) 扫描结 构【2 4 】是另一类比较知名的共享扫描输入结构。包含了两种操作模式：串行扫描和广播 扫描。伊利诺伊扫描结构的精华部分在于广播扫描模式。在这种模式下，扫描链将被 分割成多个扫描段，这些扫描段被连接到相同的扫描输入。类似地，文献 2 5 】中，通 过重配置开关，以较少的输入驱动大量的内部扫描链来测试整个电路，有效地减少了 测试数据量和测试应用时间。另外，c i r c u l a r s c a i l 构造【2 6 】在扫描输入测试向量时，仅 将前一测试周期的捕获响应与下一测试向量中不同的位进行替换，从而大量的减少测 试数据量和测试应用时间。 d c s c a n ：一种低功耗的扫描测试结构 1 2 2 降低测试应用时间的技术 一个扫描测试的测试周期包括测试数据的扫描移入测试响应的扫描移出周期，测 试响应的捕获周期。其中，测试响应捕获周期只占一个时钟周期，后一测试周期的测 试数据扫描移入过程和前一测试周期测试响应的扫描移出过程同时进行。由此可见， 测试应用时间主要取决于扫描移位的时间，即取决于电路中最长的扫描链的长度。基 于此，许多方法就是通过减少扫描链长度的方法来降低测试应用时问的。 多扫描链结构【2 7 】合理复用电路的原始输入，将测试数据并行输入c u t ，使得测试 应用时间成倍减少，是额外开销很小的一种常用方法。但由于可复用的测试管脚数有 限，该方法效率不高。通过在外部扫描端口和内部大量扫描链之间桥接广播器和压缩 器，v i n u a l s c 锄技术【2 s 】减少了全扫描电路中的最长扫描链的长度，有效地降低测试费 用。最近，扫描树技术【2 9 。3 3 】被提出用来减少测试应用时间。在扫描树结构中，测试模 式下扫描单元被连接成一个树型结构。在扫描操作中，通过根节点，测试数据被扫描 进入扫描树的每一个节点( 对应于一个扫描单元) 。数据移位过程中，扫描树同一层 上的扫描单元有相同的状态。因此，为了保持故障覆盖不变，同一层上的所有扫描单 元在所有的测试向量中对应的测试数据值必须相等。对比单扫描链型结构，扫描树中 最长的扫描链的长度降低了，从而降低了测试数据量和测试应用时间。文献 2 9 构造 一棵扫描树并且通过修改测试向量来最小化它的高度。文献 3 0 将 2 9 】中的技术推广到 多扫描链的情况。文献 3 l 】采用了交叠模式，增强了并行性，用扫描树结构得到更好 的解。文献【3 2 采用并行扫描测试，提出了一种扫描森林测试结构。该方法主要利用 了测试向量中存在大量的不确定位的特点，使用一个扫描输入驱动多条扫描链，或使 外部扫描输入经转换后成为多个内部扫描输入，减小了扫描链的长度，从而降低测试 向量输入c u t 所需的时间。在文献 3 3 】中，通过单扫描链模式和扫描树模式的动态重 构，测试应用时间和测试数据量被大量地减少。 1 2 3 测试功耗降低技术 在上面的这些方法中，为了降低测试费用，提高测试c u t 的并行性，产生了太 多跳变，功率消耗极高。如今，过高的测试功耗成为集成电路测试中最重要的问题之 一。在c m o s 电路中，测试功耗正比于电路的时钟频率和开关的跳变数【3 4 l 。因此， 降低时钟频率或开关翻转的活跃性都能降低测试功耗。文献 3 5 】通过降低时钟频率降 低了测试功耗，但测试应用时间同比增长且不能降低峰值功耗。大部分方法通过降低 电路内部信号翻转的活跃性来降低测试功耗。为了最小化测试功耗，文献 3 6 3 9 】中的 方法采用了测试向量和( 或) 扫描单元重新排序技术。这些方法的基本思想是找到测 试向量集的新顺序，使得连续的测试向量之间的关系增加。文献 4 0 ，4 l 】为了提高连续 测试向量的相关性，降低测试功耗，将测试立方中的不确定位赋值为适当的值o 或1 。 文献 4 2 4 4 】使用阻塞部分扫描链时钟的技术来降低功率消耗。w h e t s e l 【4 2 1 ，s a x e n a 【4 3 】 4 硕l j 学位论文 和b o r d l o m m e 【4 4 】提出了三个低功耗测试方案。在这些方案中，扫描链被分成个子 扫描链，其中为整数且胗l 。在扫描移位时，仅有一个子扫描链的时钟没有被阻 塞，因此，平均功耗降低。类似于文献【4 2 4 4 】，文献【4 5 】将扫描链被分成个子扫 描链，在扫描移位和捕获测试响应时，仅有一个子扫描链动作，平均功耗和峰值功耗 都大大地降低。b h a t t a c h a r y a 【4 6 】提出了双重树扫描结构。在这个结构里，扫描单元被 排成两颗叶子重合的k 级二叉树，在扫描移位时，仅有在一个扫描路径上的扫描单 元动作，平均功耗大量降低。然而，这些低功耗测试方法没有考虑降低测试应用时间 和测试数据量，测试费用没有或者没有明显降低。我们看到，在以上这些研究中要么 只考虑低费用测试，要么只考虑低功耗测试。如果能同时考虑这两个因素，研究才更 有实际意义。 一般来说，如果要降低测试应用时间，势必要提高测试的并行性，即用更多的跳 变去激活故障，从而导致测试功耗升高；如果要降低测试功耗，则需要降低电路中信 号的翻转活跃性，这将会减少同时测试出的故障数，使测试应用时间变长。在目前的 研究中，要么只考虑低费用测试，要么只考虑低功耗测试，这些技术，通常以牺牲另 外个因素为代价。 1 3 本文研究目的与意义 i c 的测试技术、设计技术和制造技术并称为集成电路的三大关键技术。近几十年 来，随着集成电路规模越来越大，结构越来越复杂，芯片中晶体管的密度成指数倍地 增加，测试生成的费用相应地成指数增长，测试开销在电路和系统总开销中所占的比 例不断上升。以往，面积、速度和成本是设计者需要考虑的主要问题，而功耗和测试 费用等因素只处于次要地位。随着集成电路特征线宽的持续缩小以及芯片密度和工作 频率的不断提高，这些问题已成为深亚微米i c 设计中的主要考虑因素之一。 作为v l s i 电路和s o c 核中最重要的d f t 方法之一，全扫描测试可以彻底地降 低测试生成的复杂性。然而，全扫描测试测试应用时间太长，长时间占用a t e ，而 a t e 异常昂贵，因此测试费用非常高，降低测试费用是当务之急要解决的问题。近些 年来，功率消耗成为v l s i 电路设计中的最重要的因素之一。因为大量的热量可以引 起高的温度，如果温度过高，会引起很多问题【4 7 】，比如降低i c 的可靠性，甚至烧坏， 增加产品的成本，给性能验证带来困难，降低移动设备的便携性，等等。数字系统的 功耗在测试模式下比在工作模式下高很多【4 8 1 。这是因为：嵌入的d f t 电路为了降低 测试复杂性通常在正常操作时闲置，主要用于测试模式。其次，测试效率与节点的翻 转率有关。在测试模式中，所有节点的翻转率通常比正常操作期间的翻转率高出几倍。 第三，在s o c 中，并行测试通常用于降低测试应用时间，但会导致过多的能量消耗和 功率消耗。增加测试功耗会引发成本上升，可靠性降低，成品率下降，并增加性能验 证等问题。尤其是对于扫描电路，在设计电路时，可以避免使用产生高功耗的连续的 5 d c s c a n ：一种低功耗的扫描测试结构 向量；而在扫描移位时，移出测试响应的同时移入测时向量，一些产生高功耗的连续 的向量很难避免。如何降低扫描电路测试功耗已经成为研究的一个热点。测试应用 时间与测试功耗在电路测试中是两个互相矛盾的因素。一般来说，如果要降低测试应 用时间，势必要提高测试的并行性，或用更多的跳变去激活故障或敏化通路，测试功 耗升高。相反的，如果要降低测试功耗，电路中信号的翻转活跃程度降低，从统计意 义上，会减少同时测试的故障数，使测试应用时间变长。在目前的研究中，要么只考 虑低费用测试，要么只考虑低功耗测试，并且这些技术，通常以牺牲另外一个因素为 代价，很难结合在一起升华成即低费用又低功耗的测试。只有同时考虑上面的两个因 素，研究才更具有实际意义，但也更具有挑战性。因此，低功率测试下的低费用测试 技术研究变得极为重要。 同时，布线也成了电路测试与设计中一个不可忽视的问题，在利用扫描单元之间 相容性构造的扫描树测试结构中，逻辑上相邻的扫描单元其物理距离可能相隔甚远， 导致c u t 中布线长度过长。过长的布线长度会导致额外的面积开销，并带来时延和 布线拥塞等问题，从而影响芯片的可靠性和工作性能。因此，寻找一种有效降低布线 长度的方法是很有必要的。 1 4 本文主要工作 本文展开的研究受到了国家自然科学基金项目( n o 6 0 6 7 3 0 8 5 ) “低功耗限制下 v l s i 电路的低费用确定性测试研究 的资助，主要工作有： 首先，介绍了扫描测试中的一些关键技术，并讨论了降低测试应用时间，测试功 耗，测试数据量等方面的一般性方法。 接下来，本文提出了一种新的低功耗扫描测试结构：d c s c 觚。与扫描树结构类似， 该结构利用了扫描单元之间的相容性关系。在具体构造过程中，c u t 中彼此相容的扫 描单元被分配至同一相容扫描分段内。由于在所有测试向量中相容扫描单元的测试数 据都相等，在测试数据输入过程中，相容扫描分段内不会产生跳变，因而有效地降低 了电路测试中的功耗。实验结果表明，d c s c a n 结构还是一种低费用的扫描测试方法， 它很好地继承了扫描树测试应用时间低的特点。 通过引入异或和非相容的概念，可以得到扩展相容性的d c s c 觚结构。实验结果 表明，在扩展的d c s c 锄结构中，测试功耗，测试应用时间进一步减少。 针对d c s c a i l 结构中额外添加的控制模块硬件代价偏大的缺点，本文提出了一种 成倍减少硬件代价的方法。 最后，布线代价也是全扫描设计中所必须要重点考虑的问题。本文主要提出了两 种方法对d c s c a n 结构以布线长度为目标进行布线优化：扫描分段内扫描单元重排序 以及对最长布线长度进行限制，取得了较好的效果。 6 1 5 本文组织结构 全文共分5 章，各部分内容安排如下： 第一章概述扫描设计的研究概况以及本文所做的工作。 第二章对电路测试中的一些基本概念和方法进行简单介绍，并探讨了扫描设计中 降低测试费用和测试功耗方法的基本原理。 第三章介绍了一种新的低功耗扫描测试的结构：d c s c a l l 及其扩展结构。之后， 通过实验对该结构的测试功耗，测试应用时间等测试代价进行量化分析。并提出了一 种进一步减少硬件开销的方法。 第四章对d c s c 姐结构进行了布线优化。 最后总结全文，并对今后的工作做出展望。 d c s c a n ：一种低功耗的扫描测试结构 2 1 引言 第2 章全扫描测试的理论基础 v l s i 电路己广泛应用于日常生活中。v l s i 芯片不但构造精细、集成度高( 特别 是c m o s b i c m o s 芯片) ，而且经过许多道工艺流程制作而成，因此难免存在着缺陷 或故障，从而使芯片工作不正常或失效。所以，检测v l s i 芯片工作正常与否，对于 生产厂商和用户都是极其重要的。随着v l s i 芯片向深亚微米、纳米方向发展，v l s i 芯片集成度越来越高，测试费用也越来越昂贵。如果不进行某种可测试性设计，那么 测试v l s i 的费用将是生产厂商不能承受的。而全扫描测试是最重要的d f t 技术之一。 本章主要介绍数字电路测试的相关知识。我们首先就故障和故障模型、故障等价 及压缩、测试生成、故障模拟等数字电路测试的基础理论作简要的介绍，相关内容主 要来自文献 4 9 】。最后，介绍了在低费用扫描测试技术中降低测试功耗的尝试性工作 以及电路布线的相关理论基础。 2 2 电路测试中的基本概念 集成电路测试以查找与诊断故障为目的，其基本原理如图2 1 所示。将测试向量 注入c u t ，再将其所产生的输出响应与正确的响应相比较，如果相匹配，则认为该电 路是无故障电路，否则为故障电路。这仅是一个简单的模型，测试的方法在具体实际 中是多种多样的。 i n p u tp a t 【e m s 弘； ， o o 0 1 够 s t o r e dc o r r e c t f e s p o n s e o u t p u tr e s p o n s e s 1 0 11 0 1 t e s tr e s u i t 图2 1 测试原理示意图 2 2 1 故障 一个逻辑元件或者电路，由于某种原因而导致其表现出来的性能与原来设计的不 一致时，则称这个逻辑元件或者电路已经失效( f a i l u r e ) 。而故障( f a u l t ) 是指一个 8 硕l j 学位论文 逻辑元件或者电路物理上的缺陷，它有可能使得这个元件或者电路失效，也可能不会 导致电路失效。 故障可以用故障的性质、故障值、故障的范围以及故障的持续时间等特征来描述： 1 故障的特征可以分为逻辑的或非逻辑的两种，其中逻辑故障会影响电路中某点 的逻辑值，从而改变电路的逻辑状态；而非逻辑故障则是指其他的故障，包括时钟信 号失灵，电源电压没有加上等。 2 故障值，在电路中某点所发生的逻辑故障值表示故障所产生的错误逻辑值是固 定的还是可变的。 3 故障范围，用来定义故障对电路的影响是局部的还是可以传播的，局部故障只 影响单一点的数值，而可传播故障则影响的范围更广泛一些，例如逻辑故障属于局部 故障，而时钟失灵则是可传播故障。 4 故障持续时间，指的是故障的影响是暂时的还是持久的。 故障处理主要有四种方法：故障预测、故障避免、故障消除、容错。故障预测是 利用数学模型和实验分析发生故障后所产生的后果。故障避免和故障消除通过严格的 规范和验证技术来实现，尽可能地避免发生故障。容错采用了各种冗余系统来减少或 者消除发生故障所带来的影响。 2 2 2 故障模型 元件、电路或系统的故障是千变万化的。为了研究这些故障对于电路或系统的影 响，诊断出故障所在的位置，有必要对故障进行分类，并构造最典型的故障，这个过 程叫故障的模型化。用来代表一类故障的典型故障称为模型化故障。目前常见的故障 有固定型故障( s t l l c k a tf a u l t ) ，桥接故障( b r i d 百n gf i a u l t ) ，固定开路故障( s t u c k o p 髓 f i 眦l t ) ，时延故障( d e l a yf a u l t ) 等。 在逻辑电路中最常用的故障模型就是固定故障模型。固定型故障模型主要反映电 路或系统中某根信号线( 如门的输入线、连接导线等) 上的不可控性，即该信号线在 系统运行过程中永远固定在某一个值上。在数字系统中，如果某一根线( 或该点) 固 定在逻辑高电平上，则称之为固定l 故障( s t l l c k a t 1 ) ：如果该线( 或该点) 固定在逻 辑低电平上，则称之为固定0 故障( s t u c k a t o ) 。 在图2 2 的电路中，假设o r 门的输出存在一个固定l 故障，这意味着o r 门的输出 保持1 而与其输入无关。如果o r 门的正常输出为l ，即输入为0 l 、1 0 或1 1 时，该 故障不影响电路中任何信号；如果0 r 门的正常输出为o ，即输入为0 0 时，后继的 a n d 2 门将会受到影响，输出错误信号。在该电路中，这个固定1 故障是可以检测的， 只需将a n d 2 门的另个输入置1 ，即将a n d l 的输入置1 1 ，即可观测。现用输入矢量 1 1 0 0 来测试固定1 故障，因为这个矢量的正常输出( 正确响应) 与故障输出不同。 根据电路中固定型故障的数目，可分为单固定型故障( 即电路中只存在一个固定 型故障) 和多固定型故障( 电路中存在二个或二个以上的固定型故障) 。固定故障模 9 d c s c a n ：一种低功耗的扫描测试结构 测试向量 出 ) 图2 2 一个单固定型故障的例子 型中最常用的是单固定型故障。固定故障模型在实际应用中非常普遍，对于固定故障 的测试生成和故障模拟技术也日趋完善。 本文中的故障均指的是单固定型故障。 2 2 3 故障模拟 故障模拟是用来判断一个测试向量到底可以检测哪些故障的一种测试技术，是检 验一个测试向量是否“有效”的手段。故障模拟可以用于a t p g 算法来加快测试生成 的速度，也可以用来对测试集进行压缩。故障模拟器广泛的应用于数字设计过程，图 2 3 所示为故障模拟在测试产生过程中的应用。 验证过的设计 ( 月表) 唾 去除测试l | i 出的故障iii 堡瓜蕃i 故障模拟器 增咖向 验证输入 激励 - _ 。1 。_ 。_ _ _ j i 一 测试向量 删除 向量 图2 3 用于测试生成的故障模拟【4 9 】 故障模拟通常在设计验证之后进行，此时电路的网标已经验证，同时具有可用的 验证矢量，故障模拟器的两个输入在图2 3 中用带有阴影的模块表示。若没有提供故 障列表，故障模拟器将对待定的故障模型生成一个故障列表。故障模拟器主要执行两 个功能： 1 对于一组给定的输入激励向量集，确定它对给定故障波形或给定故障列表的 覆盖。 2 在其他程序，如测试生成器或向量压缩器【5 0 】的协助下，按照测试的故障覆盖 1 0 繁系警 硕f j 学位论文 率的要求生成所需要的测试向量。 2 2 4 故障等价与故障精简 考虑一个带有n 个输入变量的单输出组合电路。将电路输出函数记为苁 ，这罩 的y 是一个刀位的布尔向量。对于该电路中两个故障口和6 ，分别记口的输出为尼( 功， 测试集为死；6 的输出为厅( 功，6 的测试集为死。 若乃能够检测故障6 ，那么称6 是口的支配故障。当两个故障互为支配故障时， 则称口与6 之间故障等价。 c u t 中所有故障的集合可以划分成若干个子集，每个子集中的故障都相互等价。 等价集可将所有的故障分成不相交的子集。因为如果一个故障同时出现在两个等价集 中，则这两个等价集必定相互等价。从每一个等价集中选择一个故障的过程称为故障 压缩。所选择的故障形成的集合称为等价压缩集。所有故障的个数与等价压缩集的大 小的比值就是压缩比。在等价压缩集中消除支配故障可进一步增大压缩比。 2 2 5 测试生成 数字电路测试过程为：向c u t 施加一定的测试激励信号，观察相应的c u t 的响 应，并与预期的正确响应进行比较，如果一致则表示电路正常，否则表示电路中存在 故障。这其中的关键问题是应施加什么样